文章核心观点 - 文章回顾了约20年前由劳伦斯伯克利国家实验室杨培东团队在环栅晶体管（GAA-FET）领域的开创性研究，该研究通过自下而上的化学合成方法（化学气相沉积）成功制造了硅垂直集成纳米线场效应晶体管（Si VINFET），验证了环栅结构在纳米尺度下的可行性与性能优势，为当今半导体行业向GAA晶体管架构演进提供了早期的概念验证和技术启示 [1][2][9] GAA晶体管的技术演进与行业背景 - 环栅晶体管设计是继鳍式场效应晶体管之后的关键架构进步，其栅极完全环绕纳米级硅通道，能提供比FinFET更精确的电流控制，从而提高性能并降低功耗 [2][4] - 随着芯片制造工艺进入5纳米以下节点，FinFET的缩放面临栅极效率和能效下降的挑战，行业需要GAA等新结构来继续推动摩尔定律，实现更高的晶体管密度 [5] - 微芯片制造商的目标是将数百亿个晶体管封装到指甲盖大小的芯片中，晶体管尺寸需缩小至2纳米甚至更小 [5] 早期研究的创新方法与成果 - 2006年，杨培东团队在《纳米快报》上发表了开创性论文，首次展示了一种非传统的自下而上方法，利用化学气相沉积技术生长垂直硅纳米线，并以此制造出功能性的环栅晶体管结构 [6][9] - 该团队使用行业标准材料，通过化学合成而非传统光刻技术，实现了环绕栅极结构，证明了该架构的根本可行性 [6][9] - 早期制备的原型器件（Si VINFET）将硅纳米线的外延生长与自上而下的制备工艺相结合，其电学性能已与当时的标准晶体管及其他基于纳米线的器件相当 [10][25] 环栅晶体管的结构优势与潜力 - 理论及早期研究表明，与双栅极的FinFET器件相比，环绕栅极结构因其高栅极耦合效率，可使短沟道效应降低35% [13] - 利用垂直排列的高长径比纳米线沟道，沿单根纳米线长度方向制备多个栅极和源/漏连接，可显著提高单位面积的晶体管密度，实现三维集成 [12][13][25] - 将纳米线嵌入低电荷俘获密度的二氧化硅中，可消除阈值电压滞后现象，使晶体管性能更稳定、更具可重复性 [12][16] 原型器件的具体性能表现 - 研究的11个器件的平均阈值电压为-0.39±0.19V，开关电流比范围为10⁴至10⁶ [16][20] - 器件的归一化跨导范围为0.65-7.4 μS/μm，与高性能绝缘体上硅MOSFET和p型硅纳米线器件的报道值相当 [17][19] - 计算得到的空穴迁移率范围为7.5-102 cm²·V⁻¹·s⁻¹，平均值为52 cm²·V⁻¹·s⁻¹，与未功能化的p型硅纳米线报道值处于同一数量级 [19] - 对于栅极氧化层厚度为300 Å的典型器件，其亚阈值斜率值为120mV/十倍频，虽为理论极限的两倍，但已远小于当时具有背栅或顶栅结构的纳米线器件的典型值（通常>300mV/十倍频） [20] 技术可扩展性与应用演示 - 研究团队已成功制备出硅纳米线沟道直径仅为6.5纳米的器件，明确证明了进一步缩小器件尺寸的能力 [22] - 通过将器件与一个200 MΩ电阻串联，成功制备了反相器电路，演示电压增益约为28，证明了其在数字逻辑应用中的可行性 [24] - 通过传统热氧化工艺，可将沟道直径轻松缩小至5纳米以下，这种高长径比的薄体结构难以通过传统光刻技术实现 [14]

文章核心观点 - AMD申请一项名为高带宽双列直插式内存模块（HB-DIMM）的新DDR5内存标准专利，旨在将内存带宽从6.4 Gbps翻倍至12.8 Gbps [2][4] - 该技术通过利用现有DDR5内存芯片、伪通道、缓冲芯片和智能信号路由实现性能提升，无需新一代芯片 [4][5] - 新标准的广泛采用面临挑战，关键在于需要行业标准组织JEDEC的采纳以及英特尔等主要平台厂商的支持 [5] 技术原理与优势 - HB-DIMM设计包含内存芯片和缓冲芯片，数据缓冲芯片以两倍于内存芯片的速率传输数据 [4] - 技术核心依赖于寄存器时钟驱动器电路，该电路通过命令/地址信号提供至少两个可独立寻址的伪通道，实现类似单内存DIMM上双通道接口的效果 [4] - 最终实现将DDR5原生速率从6.4 Gbps提升至12.8 Gbps，带宽翻倍 [4] 行业采用前景 - 支持HB-DIMM所需的CPU、芯片组和主板可能并不少见，但专有内存标准在PC领域缺乏成功先例 [5] - 当前绝大多数DRAM芯片兼容JEDEC制定的DDR标准，新标准被广泛采用的前提是获得JEDEC的采纳并基本免费使用 [5] - 英特尔作为PC平台最大参与者，其是否支持对新标准的普及至关重要 [5]

英伟达与联发科合作及N1x芯片进展 - 英伟达联手联发科打造的N1x芯片预计于明年1月底进行新产品导入，外界猜测将赶上英伟达GTC大会发表，为联发科明年营运带来新成长动能[1][3] - 该芯片采用台积电3纳米制程打造，架构类似GB10芯片，瞄准消费性市场应用，满足边缘AI、推论需求并兼具低功耗[4] - 因微软新的Arm版Windows作业系统将于今年第四季释出，英伟达有望于明年首季顺利发布N1系列芯片，CES 2026或GTC大会是可能的时间点[4] AI PC市场格局与竞争动态 - 高通作为AI PC领域先行者，已抢进市场15个月，并看好2029年Arm PC市场规模将达到40亿美元，乐见更多竞争者加入以扩大市场渗透率[4] - 高通与微软在Copilot Plus PC密切合作，并深化各种软体伙伴关系以扩大生态系，其产品管理资深总监认为长续航、低功耗是边缘装置重要需求[4] - 高通瞄准企业级PC市场，已在内部部署1.6万台搭载自家处理器的笔电，并持续与企业客户合作，其X2世代产品推出后市场反应将更积极[5] 行业技术发展与未来布局 - 高通在制程技术方面延续领先策略，表示将持续采用最先进制程节点，未来世代产品将评估当时最适合的技术选择[5] - 高通正尝试进入AI ASIC市场，跻身NVLink Fusion生态系合作伙伴之一，与联发科在多产品线的竞争将从边缘跨入云端[5] - 英伟达入股英特尔短期对Arm PC发展影响不大，产品线将各有定位，业界关注台积电将于10月16日举行的法说会[5]

汽车芯片行业核心挑战 - 汽车芯片是现代汽车电子系统核心，涵盖微控制器、功率半导体、传感器、座舱芯片及智能驾驶芯片等丰富品类，支撑汽车电动化与智能化发展 [2] - 汽车芯片设计面临高可靠性要求、超大规模电路验证以及日益严苛的功能安全标准等多重挑战 [2] 质量、安全性和可靠性挑战 - 汽车芯片需满足高质量测试和零缺陷（0 DPPM）要求，认证周期长且需通过如AEC-Q100等严苛测试 [4] - 随着车用大规模集成电路发展，测试故障类型日益复杂，测试规模加大，导致测试难度、时间及成本增加 [4] - 西门子EDA的Tessent™解决方案通过DFT技术提供高质量测试，支持基于工艺和设计特征的缺陷故障模型，实现更完整的制造缺陷测试覆盖 [4][5] - Tessent™ LogicBIST可复用扫描测试压缩逻辑，在有限面积开销下实现片内扫描自测试，其OST技术大幅缩短测试时间并提高覆盖率；Tessent™ MemoryBIST支持上下电和系统运行中的内存测试与修复 [8] 超大规模电路的验证难题 - 芯片流片前功能验证至关重要，例如验证DDR控制器读写操作及PCIe链路建立与枚举，随着座舱与智驾芯片集成度提升，验证难度与重要性凸显 [10] - 晶体管密度提高使单位面积功耗不降反升，功耗控制与软件任务调度以实现削峰填谷成为挑战 [10] - 西门子EDA新一代Veloce™ CS系统融合硬件加速仿真、企业原型验证及软件原型验证平台，Veloce Strato CS支持能力从4000万门电路扩展至超过400亿门电路，满足汽车芯片容量与速度需求 [10][11] - Veloce Strato CS上的Veloce Power APP可在78分钟内完成整个500μs运行时间的功耗变化包络图，相比传统波形计算方式效率提升100倍 [11] - Veloce proFPGA CS支持从一个FPGA扩展至数百个，加速固件、操作系统及应用程序开发与系统集成，适应软件定义汽车趋势 [12] 功能安全需求日益提升 - 涉及汽车安全功能的芯片须严格遵守ISO 26262等功能安全标准，自动驾驶技术发展推动对ASIL-D级别芯片需求增长，尤其在ADAS相关领域 [14][15] - 车规芯片设计流程中安全分析与安全验证占用项目团队主要精力，行业需更高效方法论及工具加速进程 [15] - 西门子EDA的Austemper功能安全平台通过SafetyScope进行安全机制探索，并借助KaleidoScope及新一代Questa™ One Sim FX故障仿真平台提升故障仿真效率 [15] - 西门子EDA功能安全服务团队拥有十多年实践经验及ISO 26262标准委员会成员，可全方位支持客户达成ASIL-B或D安全目标，业务覆盖智能座舱、激光雷达、ADAS及高性能MCU等核心领域 [17]

公司分拆与战略定位 - 梅赛德斯-奔驰将其位于硅谷的芯片专家团队分拆，成立一家名为Athos Silicon的新公司，致力于为自动驾驶汽车、无人机和其他车辆开发新一代计算大脑[1] - Athos Silicon总部位于加利福尼亚州圣克拉拉，其工程师团队已在梅赛德斯-奔驰北美研发中心工作五年，专注于开发新型芯片[1] - 分拆后，Athos将获得集团开发的知识产权以及梅赛德斯-奔驰的“重大”投资，但交易价值未披露[3] - Athos计划从其他投资者处筹集风险投资，梅赛德斯-奔驰将是少数股东，Athos将拥有独立的董事会[3] - 保持独立性对Athos至关重要，以便能够接触梅赛德斯-奔驰的竞争对手等其他汽车制造商，并确保采取中立态度[4] 核心技术优势 - 对于汽车芯片，可靠性至关重要，关键自动驾驶功能通常由多个独立芯片处理以实现故障备份[3] - Athos团队开发了一种利用“芯片组”（chiplet）实现相同可靠性的方法，芯片组是指可以封装在一起的微小芯片[3] - 将芯片封装在一个封装中，比起必须通过电路板通信的独立芯片，功耗可降低10到20倍[3] - 这种节能效果对电动汽车至关重要，因为汽车的计算核心需与车轮争夺有限的电池电量[3] - 新型芯片的开发目标旨在确保足够安全可用于汽车，同时比现有芯片能耗更低[1]

来源 ： 内容 编译自MIT 。 晶体管是现代电子产品的基石，通常由硅制成。由于硅是一种半导体，这种材料可以控制电路中的电 流。但硅的基本物理限制限制了晶体管的紧凑性和能效。 麻省理工学院的研究人员现已用磁性半导体取代硅，创造出一种磁性晶体管，可以实现更小、更快、 更节能的电路。这种材料的磁性强烈影响着其电子行为，从而更有效地控制电流。 该团队采用了一种新型磁性材料和优化工艺，减少了材料的缺陷，从而提高了晶体管的性能。 该材料独特的磁性还允许晶体管内置内存，这将简化电路设计并开启高性能电子产品的新应用。 "人们对磁铁的认识已有数千年，但将磁性融入电子产品的方法却非常有限。我们展示了一种有效利 用磁性的新方法，为未来的应用和研究开辟了许多可能性。"麻省理工学院电气工程与计算机科学系 （EECS）和物理系研究生、此项进展论文的共同第一作者周忠涛（Chung-Tao Chou）说道。 公众号记得加星标⭐️，第一时间看推送不会错过。 但硅半导体的基本物理限制使得晶体管无法在低于一定电压的情况下工作，从而影响了其能源效率。 为了制造更高效的电子产品，研究人员花费了数十年时间研发利用电子自旋控制电流的磁性晶体管。 电子自 ...

技术联盟与行业影响 - 英伟达与英特尔达成战略联盟，核心是融合AI加速计算与x86生态优势，其技术支点为NVIDIA NVLink的架构互联能力 [2] - 相较于英特尔主导超二十年的PCIe标准，NVLink在带宽和延迟方面具有数倍性能优势，在AI训练和超大规模计算场景中展现出碾压性竞争力 [2] - 作为PCIe标准的奠基者，英特尔选择拥抱NVLink具有象征意义，可能意味着CPU与GPU的互连范式将迎来重构 [2] - 该联盟对产业格局的影响是“有人欢喜有人愁”，英伟达借此打通AI基础设施的x86生态通路，英特尔则凭定制化产品拓展高端计算边界，而PCIe Retimer芯片产业则面临冲击 [3] PCIe Retimer芯片技术基础与市场 - PCIe Retimer芯片是解决高速PCIe信号衰减问题的主流方案，其原理是使用内部时钟恢复电路重新定时输入信号，以消除时钟偏移和抖动，延长传输距离并提高信号质量 [6][7] - 在通用服务器领域，每台PCIe 5.0及以上版本服务器需搭载2-4颗Retimer芯片，市场需求呈指数级上升 [10] - 在AI服务器领域，Retimer芯片需求与GPU数量直接相关，一台典型的配8块GPU的主流AI服务器需要8颗甚至16颗PCIe 5.0 Retimer芯片 [10][11] - 有行业数据预测显示，2025年全球PCIe Retimer芯片市场规模将达到18亿美元 [15] PCIe Retimer芯片市场竞争格局 - 全球PCIe Retimer芯片市场形成“双寡头引领、多强竞逐”格局，主要由AsteraLabs与澜起科技共同主导高端市场 [13] - AsteraLabs凭借PCIe 5.0先发优势占据全球主要份额，其“Smart Retimer”概念打破传统，并通过与云服务厂商建立生态快速占领AI服务器市场 [14] - 国内龙头澜起科技展现出强劲替代能力，其PCIe 4.0 Retimer已稳定量产，PCIe 5.0产品自2024年起连续两个季度出货翻倍，并于2025年初率先推出PCIe 6.x/CXL 3.x Retimer [15] - 谱瑞、IDT（被瑞萨收购）、TI、Microchip等厂商凭借技术积累或通用型产品在不同细分市场占据阵地 [13][14][15] NVLink技术对Retimer市场的潜在冲击 - 第五代NVLink技术已实现1.8TB/s的总带宽，是PCIe Gen5的14倍以上，其芯片级集成设计将信号传输损耗降至最低，直接消解了PCIe Retimer在信号补偿方面的价值 [17] - 具体案例显示，在英伟达GB200 NVL72机架系统中，576个GPU通过NVLink实现超1PB/s的全域带宽，无需任何信号补偿芯片；而传统8GPU AI服务器需配置8-16颗PCIe 5.0 Retimer [17] - 英特尔为英伟达定制集成NVLink接口的x86 CPU，意味着部分PCIe服务器市场将转向NVLink架构，生态系统迁移将系统性挤压PCIe Retimer的生存空间 [19] - 产业标准可能从“通用兼容”向“垂直整合”范式转移，当CPU与GPU领导厂商直接定义互连协议，第三方Retimer芯片的价值将大幅缩水 [19][20] PCIe Retimer的持续市场空间 - 在长距离传输与复杂拓扑中，例如GPU服务器的机头与机尾、GPU与交换机的铜缆连接，Retimer芯片仍需要以其自适应均衡能力抵消信号衰减 [23] - 在非GPU设备互联领域，如SSD、网卡与CPU的高速链路，尤其是复杂布线场景下，Retimer仍是保障数据“零丢包”的关键 [23] - 采用OAM架构的服务器，其通用基板设计天然依赖Retimer芯片维持信号完整性 [23] - 基于在上述场景的不可替代性，PCIe Retimer市场底色尚存，依然是AI时代算力网络中“不可或缺的拼图” [23]

市场增长预测 - 汽车半导体市场将从2024年的680亿美元增长到2030年的1320亿美元 复合年增长率为10% [2] - 汽车市场同期复合年增长率仅为2% 汽车芯片市场增速是汽车市场的五倍 [2][6] 竞争格局 - 前五大企业控制50%市场份额 但新兴挑战者正在重塑竞争格局 [2] - 英飞凌以超过80亿美元汽车收入位居全球第一 恩智浦和意法半导体紧随其后 [2] - 美国公司在先进计算、模拟和存储领域占据主导地位 市场份额达36% [2] - 中国供应商在国家政策支持下 在座舱、ADAS、功率SiC等领域进展迅速 [2][6] 技术发展动态 - 台积电和三星保持对16nm以下汽车节点的控制 产能已满至2027年 [2][6] - 中国企业将激光雷达作为国内电动汽车竞赛中的差异化因素 [3] - 汽车正转变为软件定义电子平台 推动芯片需求增长 [2] 供应链变革 - 特斯拉、比亚迪和蔚来等原始设备制造商加速垂直整合 颠覆传统供应链 [2][6] - 地缘政治风险、AI驱动计算需求和集中式车辆架构转变考验供应链弹性 [6] - 产能可用性及与汽车制造商的战略协调至关重要 [6] 企业战略布局 - 半导体厂商积极布局电源管理、电气化和安全系统领域 [3] - 部分企业重点推动ADAS、信息娱乐和激光雷达计算平台进步 [3] - 未来五年的技术选择和战略押注将决定行业胜负格局 [6]

文章核心观点 - 国产AI算力产业链正通过技术创新和生态合作实现闭环 重点突破互联技术瓶颈 推动算力自主化进程 [1][6][18] 行业政策与战略方向 - 国务院印发《关于深入实施"人工智能+"行动的意见》 明确要求强化8项基础支撑能力 包括提升模型基础能力 加强数据供给创新 强化智能算力统筹等 [6] - 工信部联合多部门发文 强调以新一代通信技术驱动 构建覆盖感知 传输 存储与计算的基础设施体系 并合理布局区域枢纽节点 逐步提高智能算力占比 [6] - 上海智能算力产业已形成基础夯实 创新活跃 场景丰富的良好态势 需强化技术创新协同 完善算力调度体系 深化场景融合应用 [3] 互联技术价值与突破 - 互联技术成为AI基础设施关键环节 高带宽低时延互联能力是提升模型性能 降低成本 实现普惠AI的重要路径 [6] - 英伟达NVLink 5.0为每个Blackwell GPU提供1.8TB/s双向带宽 NVSwitch芯片在GB200 NVL72系统中构建总带宽130TB/s的72 GPU NVLink域 [7] - 奇异摩尔提供覆盖Scale-out网间互联 Scale-up超节点GPU片间互联 Scale-inside芯片内互联的全栈互联解决方案 [8] - 奇异摩尔Kiwi G2G IO Die超节点互联芯粒支持TB级带宽 Kiwi SNIC AI原生超级网卡支持800Gbps传输带宽 μs级延时 [10] - 奇异摩尔片内互联方案基于UCIe的D2D IP及Central IO Die系列 可提升AI网络单卡算力 [12] 生态合作与标准建设 - 中国移动联合产业链企业启动智算开放互联OISA生态共建 发布OISA 2.0协议 支持1024张AI芯片 TB/s级带宽 数百纳秒时延 [14] - OISA协议打破Scale-up协议带宽与延迟瓶颈 明确OISA IP OISA IO芯粒等互联承载物设计方向 [15] - 沐曦形成完整产品线 涵盖芯片 板卡 服务器及多形态超节点 创新推出光互连超节点 耀龙3D Mesh超节点等 [17] - 新华三H3C UniPoD系列超节点支持以太网和PCIe双协议 实现单机柜最高64卡GPU高速互联 [17] 产业链协同与发展趋势 - AI算力需求从单体智能向群体智能发展 互联技术成为延续摩尔定律 提升算力密度的核心路径 [18] - 国内先进工艺受限背景下 互联技术可通过规模和成本换性能 实现算力自立 [18] - 产业链需上下游协同突破超节点互联协议性能瓶颈 打造媲美国际先进水平的产品 [17]

人工智能发展带来的电力挑战 - 人工智能的普及推动电力需求呈指数级增长，其应用正从超大规模数据中心渗透至边缘设备等各个领域 [2] - 人工智能模型的演进需要更大的数据集、更复杂的计算和更长的处理时间，导致人工智能加速器在五年内每封装功耗增加3倍，部署规模在三年内增加8倍 [4] 台积电的战略重点与技术路线图 - 公司将战略重点放在先进逻辑微缩和3D封装创新，并结合生态系统协作以应对能源效率挑战 [6] - 先进逻辑制程路线图稳健：N2计划于2025年下半年量产，N2P计划于2026年量产，A16将于2026年底实现背面供电 [6] - 从N7到A14制程，在等功率条件下速度提升1.8倍，功率效率提升4.2倍，每个节点的功耗比上一代降低约30% [6] - A16制程针对AI和HPC芯片优化，与N2P相比，速度提升8-10%，功耗降低15-20% [6] 基础IP与内存计算创新 - N2 Nanoflex DTCO优化了高速低功耗双单元设计，可实现15%的速度提升或25-30%的功耗降低 [8] - 优化的传输门触发器在速度（2%）和面积（6%）的权衡下，功耗降低10% [8] - 双轨SRAM搭配Turbo/Nomin模式，效率提升10%，Vmin降低150mV [9] - 基于数字内存计算（CIM）的深度学习加速器，相比传统4nm DLA，可提供4.5倍TOPS/W和7.8倍TOPS/mm²的计算性能，并可从22nm扩展到3nm及以上 [9] AI驱动的设计工具与3D封装技术 - 新思科技的DSO.AI工具能将APR流程的电源效率提高5%，金属堆栈的电源效率提高2%，总计提升7% [9] - 对于模拟设计，与台积电API的集成可实现20%的效率提升和更密集的布局 [9] - AI助手通过自然语言查询将电源分配分析速度提升5-10倍 [9] - 公司的3D Fabric技术已转向3D封装，包括SoIC、InFO、CoWoS及SoW [9] - 2.5D CoWoS的微凸块间距从45µm降至25µm，效率提升1.6倍；3D SoIC的效率比2.5D提升6.7倍 [10] 先进集成与光子技术 - 在N12逻辑基片上集成的HBM4，可提供比HBM3e DRAM基片高1.5倍的带宽和效率 [12] - N3P定制基片将电压从1.1V降至0.75V [12] - 通过共封装光学器件实现的硅光子技术，相比可插拔式设计，效率提升5-10倍，延迟降低10-20倍 [12] - 超高性能金属-绝缘体-金属和嵌入式深沟槽电容器技术可实现1.5倍功率密度 [15] 生产效率与综合效率提升总结 - EDA-AI工具实现EDTC插入生产效率提高10倍，基板布线生产效率提高100倍 [15] - 从N7到A14，逻辑微缩使效率提升4.2倍，内存计算（CIM）提升4.5倍，IP/设计创新贡献7-20%的效率提升 [17] - 从2.5D到3D封装，效率提升6.7倍，光子技术提升5-10倍，HBM/去耦电容技术进步提升1.5-2倍，AI将生产效率提升10-100倍 [17]