文章核心观点 - NextSilicon公司推出的Maverick 2处理器采用了一种创新的数据流架构，旨在通过直接执行编译中间表示的计算图来大幅提升高性能计算和人工智能工作负载的性能，其性能优势可达数量级级别 [2][5][13] NextSilicon公司及其Maverick 2处理器 - NextSilicon是一家致力于计算机体系结构创新的公司，其策略与主流不同，公司内部拥有众多聪明人才 [2] - Maverick 2处理器是该公司最新推出的产品，其前身是Maverick 1，公司从中吸取了经验并优化了开销 [15] - 公司选择高性能计算作为首要目标市场，该市场规模约为几十亿美元，远小于数万亿美元规模的人工智能市场，但选择HPC是出于战略考虑，旨在与最成熟的客户和合作伙伴共同推动技术成熟 [16][17] - 公司已与桑迪亚国家实验室等顶级计算中心合作，以获得切实可行的反馈并验证技术 [17] 数据流架构的技术原理 - 传统CPU和GPU基于已有八十年历史的冯·诺依曼架构，其核心需要将程序的中间表示图序列化为指令流，然后在芯片上重构依赖关系图以进行乱序执行，这个过程存在开销 [5][6] - NextSilicon的架构核心思想是绕过指令流，直接使用编译器生成的中间表示图，并制造硬件来直接执行这个图，从而消除指令提取、解码、重排序等环节的开销 [5][7][12] - 该架构通过将计算图流水线化，使得大量线程和迭代可以在图的不同阶段同时执行，从而实现每个周期执行整个循环，而非传统CPU每周期执行少数几条指令 [9] - 架构中没有指令提取单元、指令缓存、乱序执行引擎或指令重排序缓冲区 [12] 内存系统的创新与优势 - 架构将内存访问分散到芯片各处，每个内存管理单元只需处理少量内存访问，相比于需要处理整个程序所有内存访问的CPU MMU，其优化潜力更大 [10] - 该架构可以同时产生远高于CPU和GPU的未完成内存访问请求数量，高出一个数量级，从而能更充分地利用HBM内存带宽 [11] - 公司通过收集运行时遥测数据并动态调整内存分配来解决伪共享等问题，而非在编译时处理 [11] - 在STREAM基准测试中，该架构能够充分利用HBM带宽；在GUPS随机内存访问测试中，其性能数据在其他任何平台上都是前所未闻的，即使缓存完全失效也能充分利用HBM内存 [18] - 该架构计算性能极高，能够将通常受计算限制的工作负载转化为受内存限制的工作负载，并使其性能达到内存带宽的极限 [18] 软件生态与编程模型 - 公司的明确目标是无需任何代码更改即可运行现有程序 [19] - 公司提供性能分析工具，可以识别性能瓶颈并推荐源代码更改，这些更改通常也适用于提升在其他平台上的性能 [19] - 该架构不支持自动并行化，开发者仍需在源代码中明确表达并行性，可以使用OpenMP、Kokkos、CUDA等模型编写并行代码 [20][21] - 公司宣传“自带代码”模式，并探讨了通过HIP等工具支持CUDA代码的可能性，以应对所谓的“CUDA护城河” [21][22] 性能表现与竞争优势 - 公司通过分析高性能计算常用内核，找到了一种适用于多种场景的硬件配置组合，能够以极高的性能满负荷运行各种应用程序 [13] - 其性能目标不仅是领先竞争对手几个百分点，而是领先一个数量级 [13] - 公司可以生成多个硬件配置，并在应用程序运行时以微秒级甚至纳秒级的速度动态重新配置，以高效应对包含数百个不同内核的复杂程序 [14][15] - 与需要同时运行GPU和HPC加速器的系统相比，该芯片在HPC+AI融合工作负载市场拥有非常大的潜力 [23][24] 未来发展方向 - 数据流架构本身比CPU或GPU更高效，但公司目前专注于HPC市场，并研究如何利用现有芯片实现人工智能应用 [22][23] - 公司以高性能计算为核心，保持对FP64精度的支持，以应对HPC+AI工作负载 [23] - 公司采用芯片组架构，着眼于未来通过提升芯片间连接性来扩展工作负载，例如将庞大的AI模型分片到不同芯片上运行 [24][25] - 在多芯片应用中，公司使用类似GPUDirect的技术，通过Infiniband RDMA进行MPI操作，使加速器能直接驱动网卡而无需CPU参与 [25]

印度半导体产业重大投资进展 - 印度电子和信息技术部国务部长通报了十项重大半导体项目进展，预计总投资额约为1.6万亿卢比，涵盖两座晶圆厂和八座封装厂 [11] - 政府通过初创企业支持了24个芯片设计项目，其中16个项目已完成芯片流片，13个项目获得了风险投资 [11] 美光科技古吉拉特邦项目 - 美光科技在古吉拉特邦投资2251.6亿卢比建设半导体制造工厂，具备DRAM和NAND产品的组装和测试能力 [2] - 工厂产能约为每周1400万颗芯片 [2] 塔塔电子有限公司项目 - 塔塔电子在古吉拉特邦投资9152.6亿卢比建设半导体制造工厂，与台湾PSMC公司进行技术合作 [3] - 古吉拉特邦工厂的月产能约为5万片晶圆 [3] - 塔塔电子在阿萨姆邦投资2712亿卢比建设半导体制造厂，采用本土半导体封装技术 [4] - 阿萨姆邦工厂的日产能达4800万颗芯片 [4] CG Power and Industrial Solutions Limited项目 - CG Power在古吉拉特邦投资758.4亿卢比建设半导体制造工厂，以合资形式与美国瑞萨电子美国公司和泰国STARS Microelectronic公司合作 [5] - 日本瑞萨电子株式会社和泰国STARS Microelectronic公司为该工厂提供技术 [5] - 工厂的日产能约为1507万颗芯片 [5] Kaynes Technology India Limited项目 - Kaynes Technology在古吉拉特邦投资330.7亿卢比建设半导体制造工厂，用于生产引线键合互连和基板封装器件 [6] - 技术由ISO Technology Sdn. Bhd.和AOI Electronics Co. Ltd.提供 [6] - 工厂的日产能将超过633万颗芯片 [6] Vama Sundari Investments项目 - VSIPL在北方邦投资370.6亿卢比建设半导体制造工厂，用于生产采用金凸点技术的显示驱动集成电路，并配套芯片探针测试和芯片加工服务 [7] - 技术由台湾鸿海半导体提供，工厂以VSIPL与印度富士康合资的形式建立 [7] - 产能约为每月2万片晶圆至3600万颗芯片 [7] 3DGlass Solutions Inc.项目 - 3DGlass Solutions在奥里萨邦投资194.3亿卢比建设半导体制造工厂，负责封装产品的组装，例如倒装芯片球栅阵列封装、射频系统级封装等 [8] - 工厂的玻璃面板基板生产、组装和3D异构集成模块的拟定产能分别为每月约5800块面板、420万个组件和1100个组件 [8] SiCSem私人有限公司项目 - SiCSem在奥里萨邦投资206.6亿卢比建设半导体制造工厂，与Clas-SiC Wafer Fab Ltd.和Continental Device India Pvt. Ltd.进行技术合作 [9] - 工厂的晶圆月产能为5000片，封装月产能为800万片 [9] 印度大陆器件有限公司项目 - CDIL正在扩建其位于旁遮普邦的半导体制造工厂，投资额达11.7亿卢比，生产高功率分立半导体器件，涵盖硅和碳化硅两种材质 [10] - 工厂年产能约为1.5838亿个器件 [10] 先进系统封装技术私人有限公司项目 - ASIP在安得拉邦建设半导体制造工厂，投资额达48亿卢比，与韩国APACT有限公司进行技术合作 [11] - 工厂年产能约为9600万颗芯片 [11]

文章核心观点 - 英伟达正就美国对华芯片出口新规向特朗普政府提出警告，认为其过于严格，可能摧毁市场需求并损害公司在中国市场的利益，同时新规可能意外地有利于其中国竞争对手华为 [2][3] - 英伟达正在削减对中国市场的GPU供应，并调整产品供应结构，这主要受限于显存供应，可能导致市场价格上涨 [4][5] 美国对华芯片出口管制与英伟达的游说 - 英伟达警告特朗普政府，针对中国芯片出口的新规定过于严格，将摧毁需求，这是其为重新获得中国市场准入的最新努力 [2] - 公司告知官员，对H200 AI芯片潜在客户（如阿里巴巴和字节跳动）的要求过于苛刻，可能破坏政府从销售额中抽取25%利润的计划 [2] - H200芯片于2024年发布，性能不及新的Blackwell和Rubin芯片，特朗普批准出口旨在保持美国在中国市场的竞争力而不大幅提升中国AI能力 [2] - 美国国务院等部门的一些官员呼吁加强监管，认为H200芯片的性能足以左右AI竞争格局，这导致审批速度放缓 [2] - 中国已批准客户首批购买H200，但后续订单和批准取决于美国的最终许可 [2] - 英伟达警告称，新限制与拜登时代被废除的规则相似，最终可能有利于中国芯片巨头华为 [3] - 新规包含严格的安全协议，旨在防止芯片转移至中国军方，并可能限制中国客户在境外使用芯片的能力 [3] - 公司向官员表示，某些合规要求需要客户投入大量资金，将降低AI数据中心的经济吸引力 [3] 英伟达GPU供应调整与市场影响 - 据Board Channels报道，英伟达正在中国削减30%的GPU供应量 [4] - 如果报道属实，GPU供应可能不足以满足市场需求，将迫使消费者承担更高的价格 [4] - 此报道与此前泄露的消息吻合，即英伟达计划在2026年第一季度削减GPU供应量 [4] - 公司已确认其GeForce显卡供应受到“显存供应”的限制，这可能是其被迫减少对中国供应的原因 [4] - Board Channels另一份报告称，英伟达正将大部分GPU供应集中在三款低显存容量型号上 [5] - 英伟达新GPU供应的75%分配给了8GB显存的RTX 5060、RTX 5060 Ti以及12GB显存的RTX 5070 [5] - 这意味着高显存容量GPU的供应量仅占总供应量的25% [5] - 由于内存供应受限，有关英伟达减少显卡供应的报道似乎合理 [5] - 近期，许多英伟达GPU在英国的基准价格上涨，尤其是32GB版本的RTX 5090 [5]

英特尔与SAIMEMORY合作推进Z角内存商业化 - 英特尔宣布与软银旗下SAIMEMORY合作，旨在将Z角内存商业化[2] - ZAM是一种先进的DRAM技术，采用垂直堆叠方式，预计至少三年内无法上市[2] - 该技术最终可能取代当前因AI需求旺盛的高带宽内存[2] ZAM技术特点与行业瓶颈 - 内存带宽是当前AI处理的主要瓶颈，制约了数据在内存与GPU间的传输[2] - 英伟达和AMD等公司通过在GPU芯片上集成数百GB的HBM来缓解此瓶颈[2] - HBM需求激增导致全球NAND闪存库存短缺，推高了内存模块和NVMe存储价格并造成供应链短缺[2] - ZAM技术容量是HBM的2到3倍，带宽更高，而能耗和成本却远低于HBM[2] 下一代DRAM键合计划背景 - 合作基于英特尔在下一代DRAM键合计划中开发的基础技术和专业知识[2] - NGDB计划是先进存储技术项目的一部分，由美国能源部和国家核安全管理局倡议[4] - 该项目聚集了英特尔、SK海力士、软银等供应商与美国能源部政府实验室，共同开发包括ZAM、HBM、CXL及MRAM在内的新存储技术[4] - NGDB项目已进入第三年，前两年专注研发，第三年将侧重产品化[4] 技术进展与突破 - 桑迪亚国家实验室展示了采用“新型堆叠方法”，使用“一体式通孔”结构将八个存储晶圆垂直键合到一个基底晶圆上[4] - 英特尔政府技术首席技术官表示，NGDB展示了一种全新的内存架构和革命性组装方法，能显著提升DRAM性能、降低功耗并优化成本[5] - 桑迪亚国家实验室首席技术人员认为，该突破将促使更高带宽内存更广泛地应用于目前受容量和功率限制的系统[5] - 此次演示证实NGDB技术可结合以生产高性能、大批量生产的存储器[7] 合作细节与时间规划 - 软银将向SAIMEMORY投资30亿日元（约合1900万美元），与英特尔合作开发ZAM芯片[7] - SAIMEMORY预计将于2027年推出ZAM原型机，并于2029年实现商业化[7] - 若时间表实现，将对下一代AI系统大有裨益，但当前HBM供应链压力预计未来几年内不会减弱[7] 战略合作与宏观背景 - ZAM计划加强了美日之间的战略技术伙伴关系[7] - 美国能源部副部长近期赴日参会，以巩固阿贡国家实验室、英伟达、理研和富士通之间扩大的合作关系[7] - 开发ZAM等新技术替代或增强HBM，与美国能源部旨在通过AI加速科学发现的“创世纪计划”目标密切相关[7][8] - 从AMT过渡到ZAM加强了值得信赖的美日技术合作伙伴关系，并加快了从国家实验室研究到全球部署的进程[8]

行业背景与核心挑战 - 智能手机等电子设备性能提升面临散热瓶颈，在有限空间内增加处理能力导致发热问题日益突出 [2] - 晶体管尺寸持续微缩（如IBM的2纳米节点），组件仅数个原子厚，传统宏观热力学方程已无法准确描述其热特性 [2] - 人工智能技术发展推动芯片功率密度进一步提高，进而产生更多热量，使散热成为制约行业发展的关键问题 [2][3] IBM Thermonat项目成果 - IBM研究院在DARPA Thermonat项目下，开发出能对半导体热行为进行原子级建模的技术 [2] - 项目利用基于IBM海量半导体数据训练的机器学习软件，实现了预测精度在1摄氏度以内（即0.002%），远超DARPA要求的1%精度目标 [6] - 新模型的模拟速度比次优工具快数万倍，具体而言比DARPA要求的“快100倍”目标提升了500倍，达到比现有方法快5万倍的速度 [2][6] - 该方法可有效扩展，用于模拟包含数百万个晶体管的电路，并能精确模拟瞬态和稳态特性，提供晶体管级别的精确温度读数 [6] 技术方法与创新 - 开发了新的机器学习代码来构建降阶模型，在保持精度的同时大幅减少需处理的数据量 [5] - 采用名为傅里叶神经网络算子的机器学习技术，该技术专用于求解偏微分方程矩阵，非常适合此应用场景 [8] - 技术成功的关键在于结合了多学科专业知识（材料科学、热系统、材料模拟）以及IBM内部关于全环栅纳米片技术的海量数据资源 [8] - 项目与Synopsys公司合作，结合了其在工程仿真方面的专业技术 [8] 应用价值与前景 - 该技术为设计新型芯片冷却系统的工程师提供了强大工具，使其能在芯片布局设计阶段就充分考虑散热 [3] - 改进的散热方案可在相同温度下支持更高芯片功率以提升性能，或降低运行温度以减少功耗、提高效率 [9] - 该技术用途广泛，不仅用于晶体管研究，还可应用于未来三维集成电路、芯片封装和异构集成等领域 [9] - IBM内部已有晶体管研究团队和3D-IC器件开发团队在使用该技术，其开发流程具有可重复性，大部分成果将保留用于IBM及其客户的项目 [9]

文章核心观点 - 高数值孔径极紫外光刻技术在过去两年取得重要进展，随着首台系统交付及ASML与imec联合实验室的启动，该技术正获得真正的发展动力，展现出在尺寸微缩、工艺简化和设计灵活性方面的巨大潜力 [2] - 释放高数值孔径EUV潜力需要采用整体方法，同时优化材料、图案化工艺、掩模、成像技术、光学邻近校正、计量、检测及设计，这是imec-ASML高数值孔径EUV生态系统内强大合作的成果 [2] - 高数值孔径EUV光刻技术将成为未来先进技术的关键推动因素，是满足人工智能、数据中心应用需求及实现2纳米以下逻辑技术节点的必要条件 [19] 更高的分辨率和图像对比度 - 与0.33NA EUV相比，0.55NA EUV的数值孔径提高了67%，有望获得更高分辨率 [4] - 高数值孔径EUV最终有望分辨出间距小至16纳米或关键尺寸为8纳米的线条 [4] - 2024年，imec利用0.55NA EUV光刻扫描仪实现了16纳米间距线/空结构的单次打印，创造了世界纪录，接触孔和柱状结构也展现了24纳米间距的分辨率 [5] - 最终图案化结构的分辨率也取决于材料和蚀刻工艺，工业相关图案化结构的分辨率极限将大于16纳米间距 [7] - 2025年，imec展示了适用于工业级镶嵌金属化工艺的20纳米间距金属化线结构，以及采用直接金属刻蚀方案获得的20纳米和18纳米间距的钌线 [7] 工艺简化 - 高数值孔径EUV提供的高分辨率减少了多次曝光的需求，使得最小芯片特征尺寸能在一次曝光中完成印刷，而低数值孔径EUV实现相同特征尺寸则需要复杂的多次曝光步骤，这会增加制造时间、降低良率、增加碳排放并提高成本 [10] - 对于A14和A10逻辑节点最关键的金属层，0.33NA EUV需要3-4个掩模才能完成图案化，而0.55NA EUV只需一次曝光即可完成 [11] - imec通过协同优化光源、掩模、光刻胶和刻蚀工艺，可以实现13纳米端对端结构低于3纳米的目标局部关键尺寸均匀性 [11] - 对于未来32纳米和28纳米DRAM节点，0.33NA EUV至少需要三个掩模对位线外围/存储节点焊盘层进行图案化，而0.55NA EUV仅需一个掩模即可完成相同任务 [13] 设计灵活性 - 高数值孔径EUV带来的分辨率飞跃，使1.5D和2D曼哈顿式设计得以重新应用，甚至能够引入曲线几何形状，为芯片设计人员提供更大灵活性以提升功耗和性能，并可能减少芯片面积或层数以降低成本 [16] - imec及其合作伙伴演示了使用2D曼哈顿设计对22纳米和28纳米间距线结构进行双向布线，光学邻近校正优化和掩模制作质量实现了良好的图案保真度 [17] - imec开发了在芯片设计阶段引入复杂曲线几何形状的解决方案，将曲线设计的应用扩展到光刻和掩模阶段之外 [18] - 曲线设计已被证明对多种应用有益，例如在标准单元设计中，可以在放宽M0间距的同时实现20%的面积缩减，且imec已展示曲线设计与高数值孔径EUV光刻技术的兼容性 [18]

行业并购潮概述 - 芯片行业近期兴起并购潮，仅过去两天就宣布了四桩收购，涉及总金额过百亿美元 [2] 德州仪器收购Silicon Labs - 德州仪器将以每股231.00美元的全现金方式收购Silicon Labs，交易总企业价值约为75亿美元 [4] - 收购旨在结合双方优势，打造嵌入式无线连接解决方案领域的全球领导者，为德州仪器产品组合新增约1200种产品 [4][6] - 预计交易将在完成后的三年内产生约4.5亿美元的年度制造和运营协同效应 [7] - 交易预计于2027年上半年完成，预计将在完成后的第一个完整年度提升德州仪器的每股收益 [8] 英飞凌收购ams OSRAM传感器业务 - 英飞凌将以5.7亿欧元收购ams OSRAM的非光学模拟/混合信号传感器产品组合，交易不涉及债务和现金 [10] - 被收购业务预计在2026年创造约2.3亿欧元的收入，交易完成后将立即提升英飞凌的每股收益 [10] - 收购将增强英飞凌在汽车、工业和医疗应用领域的传感器能力，预计到2027年传感器和射频市场潜力将超过200亿美元 [10][12] - 交易采用无晶圆厂资产交易模式，预计于2026年第二季度完成 [11] SiTime收购瑞萨计时业务 - SiTime将以15亿美元现金加约413万股公司普通股收购瑞萨电子的时序业务相关资产 [18] - 被收购业务是时钟领域领军品牌，拥有超过10,000家客户，近75%收入来自人工智能、数据中心和通信领域，并持续保持约70%的毛利率 [14] - 收购预计在交易完成后的12个月内创造3亿美元收入，将使SiTime的时钟产品组合扩大10倍以上，并加速其实现10亿美元营收的目标 [14] - 交易完成后，通信、企业和数据中心等应用预计将占SiTime收入的60%以上，收购预计将在第一年提升公司的非GAAP每股收益 [14][17] - 交易预计于2026年底完成 [18] 西门子收购Canopus AI - 西门子宣布收购专注于AI驱动量测解决方案的创新企业Canopus AI，以巩固其在半导体制造生态系统的地位 [20] - Canopus AI成立于2021年，其“Metrospection”理念通过AI技术优化晶圆和掩膜的量测与检测工作流程 [21] - 此次收购已于2026年1月12日完成交割，具体条款未披露 [22]

台积电日本熊本工厂扩建计划 - 台积电计划在日本南部熊本大规模生产先进的3纳米芯片，总投资额达170亿美元 [2] - 台积电原计划在其位于九州的第二家晶圆厂投资122亿美元用于6-12纳米芯片制造产能，但将与日本政府讨论该计划的变更 [2] - 日本政府已对台积电在九州的扩建提供补贴，并正在考虑为新的3纳米投资计划提供额外支持 [2] 日本本土芯片制造商Rapidus的融资与技术进展 - 预计到2025财年，日本芯片制造商Rapidus的私人投资将超过1600亿日元（10.2亿美元），超过其最初计划的约1300亿日元 [3] - 企业股东数量将从目前的8家增加到30多家，软银和索尼将是最大的两家股东，各自投资210亿日元 [3] - 富士通将成为主要股东，投资额达200亿日元，现有股东日本电报电话公司和丰田汽车将分别追加投资100亿日元和40亿日元 [3] - IBM为Rapidus提供技术支持，并有望成为其首家外国企业投资者 [4] - Rapidus在2024年7月确认了其2纳米晶体管原型机的运行，并在12月展示了用于高效连接AI芯片的布线层原型 [4] - Rapidus估计到2031财年需要超过7万亿日元的资金，计划通过私人投资筹集其中约1万亿日元，日本政府已承诺提供2.9万亿日元的支持 [4] 日本芯片产业战略与Rapidus发展目标 - 日本将国内尖端芯片生产的希望寄托在Rapidus公司身上，认为自主生产尖端的2纳米芯片对经济安全至关重要 [3][5] - Rapidus计划利用公共和私人资金，为其位于北海道的工厂在2027财年实现2纳米芯片的量产做好准备 [5] - 在政府支持下，Rapidus成立不到三年就进入了原型阶段，到2025年底其员工人数将超过1000人 [5] - 软银于2024年底成立了一家名为Saimemory的公司开发高性能存储器，未来计划将其产品集成到Rapidus的AI芯片中 [4] - 日本电报电话公司正在开发名为IOWN的下一代通信基础设施，使用光信号，将此项技术集成到半导体中将大幅降低芯片功耗 [4] 行业背景与供应链考量 - 确保获得芯片供应已成为世界各国政府的优先事项，芯片对于电子、汽车和国防工业至关重要 [2] - IBM支持Rapidus，希望确保可靠的大规模生产，并最终降低对全球最大的芯片代工制造商台积电的依赖 [4] - 日本政府认为台积电与Rapidus的芯片用途不同，不会构成竞争关系 [2] - 日本经济产业省官员出席了与潜在投资公司的谈判以说服他们参与，一些企业即使并非直接需要尖端芯片，也觉得“不能拒绝参与国家项目” [4]

股价波动与市场预期 - 联电股价在2025年1月经历剧烈波动，自第二周起快速走强，于1月28日一度攀升至79.7元新台币的近二十年高点，市值直逼1兆元[2] - 但在公司举办法说会后，股价随后两天暴跌超过17%，市值蒸发近1700亿元新台币[2] - 股价转折的主因是市场对联电涨价的预期落空，公司管理层在法说会上对涨价给出了保守回应[3][4] 涨价预期落空的原因 - 联电共同总经理王石表示，定价策略需基于提供的价值和客户竞争力，维持一致性，暗示今年不会涨价[4] - 外资机构如摩根士丹利和高盛因此看坏股价，摩根士丹利报告指出对联电难以涨价感到失望，并提到公司虽提高部分客户价格，但也需向部分客户提供折扣[4] - 公司不敢轻易涨价的主要原因是其重点的消费性电子产品市场终端需求不振[4] - 根据Counterpoint报告，2026年全球智能手机市场需求预计将衰退7%；Yole Group研究指出，2026年笔记型电脑需求将衰退10%至12%[4] - 消费性产品需求疲软压缩了成熟制程半导体需求，使得晶圆代工业者难以对客户涨价，导致平均销售单价难以提升[5] 面临的竞争压力 - 中国晶圆代工厂的竞争对联电的议价权构成压力[5] - 产业顾问指出，部分欧美终端客户对供应链“去中化”的要求已悄悄松动，这为IC设计业者提供了以低价赴中国晶圆厂投片的空间，削弱了联电等台湾晶圆厂的议价权[6] 潜在成长动能的变数与进展 - 市场此前推动股价上涨的几项利多题材存在变数，包括与英特尔的技术合作、硅光子应用布局以及承接台积电成熟制程减产的外溢效应[6] - 与英特尔在12纳米制程平台的合作，最快也要到2027年才能小量试产[8] - 联电新加坡厂的硅光子应用布局，预计2027年才会提供客户设计工具，距离投产尚远，难以在2025年内贡献营收[8] - 尽管台积电缩减90纳米到40纳米等成熟制程产能可能带来转单机会，但IC设计业者从洽谈到实际转单投片至少需半年时间[8] - 有分析提醒，台积电子公司世界先进是承接成熟制程订单的主角，若其获得28纳米等更先进制程授权，联电将很难争取到外溢订单[8] 当前营运的稳健面与优势 - 公司预期2025年全年出货量会成长，且下半年表现会优于上半年[9] - 22纳米与28纳米制程的销售占比在2025年达到37%，较2024年的34%有所提升，这有助于维持平均销售单价[9] - 凯基投顾报告指出，iPhone使用的显示驱动芯片及车用芯片等项目采用22纳米制程[9] - 公司在高压制程等特殊制程上仍具领先优势，与英特尔合作的12纳米制程及与IMEC合作的硅光子是未来看点[9] - 整体而言，公司营收状况、平均销售价格及各制程销售占比维持稳健，但暂时不具备爆发性成长条件，创造多元商机需更长时间评估[9]

文章核心观点 - 半导体行业向2纳米及更先进工艺节点的演进，正推动设计范式从追求单一工艺节点的单片系统级芯片（SoC）转向采用多芯片（multi-die）和先进封装的异构集成系统 [2][3] - 这种转变的核心驱动力在于，单纯依靠工艺微缩带来的性能、功耗、面积/成本（PPA/C）线性收益已不复存在，行业需要通过系统级优化和灵活的技术组合来应对不同应用场景的差异化需求 [7][9][15] - 新范式带来了更大的设计灵活性和定制化潜力，但同时也引入了在功耗散热、系统集成、良率管理、开发成本与周期等方面的全新复杂性和权衡挑战 [4][6][10][11] 半导体工艺演进与设计范式转变 - 2纳米及更先进工艺节点的推出，需要新的功耗和散热管理方法，但同时带来了更大的设计灵活性及更多提升性能和优化成本的选择 [2] - 芯片市场不再简单分为移动低功耗和服务器高性能两类，人工智能的普及使得应用更加精细化，针对不同数据类型或工作负载的最佳处理单元可能大相径庭 [2] - 将系统拆分成多芯片组件成为关键趋势，可以优先处理不同的处理器和功能，并简化在非关键组件短缺时的应急预案 [2] - 无需将所有组件都集成在最先进工艺节点的SoC中，可以根据实际情况为不同芯片选择合适的工艺节点 [2] - 在复杂的集成系统中，可能只有少数部件会采用最先进的技术节点，需要为系统的每个元件选择最佳技术 [3] - 先进封装技术使行业能够针对各个子系统优化功耗、性能、面积和成本，其结果通常是通过异构集成将不同的技术结合起来 [3] - 芯片组是分层系统集成的自然演进，许多应用正通过将逻辑与内存分离、I/O与逻辑分离等方式实现优化 [3] 行业影响与供应链变革 - 多芯片和先进封装范式将对整个半导体供应链产生深远影响，带来更大的灵活性和定制化 [4] - 以Rapidus为例，其与客户合作开发的封装产品将采用2纳米工艺，同时也会采用其他不那么先进的技术，这需要与业内其他代工厂或OSAT厂商合作 [4] - 设计和制造芯片组比设计和制造完整的SoC要容易，但将各个组件集成起来却并非易事 [4] - 从设计角度看，混合设计理念变得重要，可以将高性能、低功耗、高密度等不同类型的标准单元混合搭配使用，以实现最佳平衡 [5] - 多芯片系统允许混搭不同工艺的芯片，例如将28纳米芯片与2纳米芯片混合使用，这是缓解成本、良率挑战以及克服使用先进工艺节点障碍的一种方法 [6] - 至少在初期，这种新型多芯片组件是为大型人工智能数据中心以及高端智能手机和个人电脑市场开发的 [6] 性能、功耗与成本权衡 - 性能和功耗方面的优势确实存在，但并非绝对，制程节点的转换不再能默认带来线性收益 [7] - 真正的价值在于系统能够在多大程度上安全地接近硅片的物理极限，每瓦性能而非原始频率成为主要制约因素 [7] - 在2纳米制程下，经济效益完全取决于智能的保护频带管理，保护频带过大会浪费投资，盲目移除则会导致可靠性下降 [7] - 对于人工智能数据中心，能够在多芯片组件中集成更多晶体管，从而以更低的功耗更快地处理更多数据，是制胜之道 [7] - 对于高端手机和个人电脑，一种芯片设计可以通过大规模生产来分摊成本，尽管开发一款新芯片可能需要花费1亿美元甚至更多，但未来能够复用设计中的许多部分 [7] - 从3纳米工艺升级到2纳米工艺，客户期望平均性能提升10%到15%，功耗降低20%到30%，晶体管密度提高15%左右，但挑战在于能否实现这些目标 [9] - 与过去不同，尖端芯片的良率不再完全取决于最终测试，还需要在先进封装中组装并长期在实际应用中保持符合规格 [9] 技术挑战与不确定性管理 - 在2纳米和18A工艺时代，主要挑战不再仅仅是晶体管尺寸的缩小，而是硅芯片整个生命周期中的不确定性管理 [10] - 随着架构向纳米片和新型供电方案发展，器件物理、制造、封装和实际工作负载等各个环节的误差容限都大幅下降 [10] - 局部电压下降、热梯度、老化和工作负载驱动的应力等曾经的次要影响，现在会被持续地、局部地放大 [10] - 静态假设和最坏情况保护带已不再足够，最危险的情况是瞬态的、与工作负载相关的，通常在系统运行之前不可见 [10] - 与3纳米工艺相比，2纳米工艺可以在相同空间内集成更多晶体管，这意味着更高的功率密度 [11] - 更高的功率密度能够在相同功耗下更快地完成更多处理，但若利用率过高，芯片温度升高可能导致需要更复杂的散热系统或性能降频 [11] - 在20纳米之后的每个新制程节点，散热问题都变得越来越难以控制，导致一系列看似永无止境的权衡取舍 [11] - 栅极漏电问题将通过2纳米工艺的环栅场效应晶体管得到解决，但如果逻辑利用率过高，功率密度仍将是一个问题 [12] 系统集成与经济效益考量 - 如何利用前沿逻辑电路可能需要在多芯片封装以及系统内数据物理处理或预处理的位置方面做出一些复杂的权衡 [12] - 影响经济效益的因素还包括芯片从最初构思到最终测试所需的时间，周转时间将至关重要 [12] - 对于人工智能数据中心，时间就是金钱，但其经济效益可能与封装内芯片的组合和相互作用一样复杂 [13] - 逻辑电路可以分解成小芯片并通过大型硅中介层以2.5D方式连接，但中介层越大，成本越高，信号传输距离越长，对性能的影响也越大 [13] - 芯片组也可以堆叠在3D-IC或3.5D封装中，但这需要更长的开发时间，集成需要深入了解每个芯片的物理特性并进行复杂的平衡 [13] 应用驱动与PPA/C指标权衡 - 升级到更高处理节点的原因不再仅仅取决于一两个因素，可能因市场细分、工作负载或标准PPA/C指标而异 [15] - 对于某些应用，扩展其中任何一个指标都可能足够，而对于其他应用则需要针对所有指标进行优化 [15] - 最终设计将越来越多地包含多种节点的组合，以及新的PPA/C权衡方法，以平衡大型系统中的各项优先级 [15] - 回顾历史，有些制程节点在功耗扩展、性能扩展或面积扩展方面表现出色，但所有因素综合起来才能提升制程节点的价值 [15] - 面积扩展和性能扩展的速度有所放缓，功耗扩展仍然表现良好，而成本扩展将成为制程节点价值的根本驱动因素 [15] - 如果每片晶圆上的芯片数量能够增加1.7倍，并且还能获得一定的性能和功耗提升，这就是制程节点扩展的关键 [15] - 最终应用决定了最关心的是功耗、性能、面积还是成本，例如可穿戴技术对面积和成本的敏感度远高于功耗和性能，而电池供电设备则更看重功耗 [15]