文章核心观点 - 大模型的发展正从依赖规模扩张的“规模法则”转向追求效率提升的“密度法则” [2][3] - “密度法则”指出，模型能力密度每3.5个月翻一倍，使得实现相同智能水平所需的参数量和成本呈指数级下降 [11][28] - 行业未来的核心竞争力将从规模竞赛转向效率与智能密度竞赛，为端侧智能的普惠化奠定基础 [11][59] Scaling Law的可持续性问题 - 规模法则在数据和算力上面临可持续发展瓶颈，并非完全失效，而是“撞墙了” [2][15] - 训练数据瓶颈：核心训练数据依赖互联网公开语料，其规模增长已放缓，基本停留在20T Token左右，难以继续扩展 [15] - 计算资源瓶颈：模型规模指数级增长需要不可持续的计算资源，例如LLaMA 3 405B模型训练使用了1.6万块H100 GPU [16] 密度法则的提出与定义 - 灵感来源于信息时代的摩尔定律，智能时代需要关注“知识压缩效率”与“智能密度” [3][20] - 观察到行业趋势：用越来越少的参数实现相同的智能水平，例如2020年GPT-3需千亿参数，2023年初MiniCPM仅用2.4B参数达到相似能力 [23] - 定义了模型的“相对能力密度” = 同能力基准模型的参数量 / 目标模型参数量，以此量化模型的知识压缩效率 [24][25] 密度法则的核心推论 - 推论1：实现特定AI水平的模型参数量呈指数级下降，每3.5个月下降一半 [32] - 推论2：模型推理开销随时间呈指数级下降，例如GPT-3.5推理百万Token成本约20美元，相同能力的Gemini 1.5 Flash仅需0.075美元 [36][38] - 推论3：自ChatGPT发布后，大模型能力密度的增长速度明显加快 [42] - 推论4：模型小型化带来巨大的端侧智能潜力，未来3-5年端侧芯片预计可运行10B-60B参数规模的模型 [45] 构建超高能力密度模型的制备体系 - 架构高效：趋势从“大模型”迈向“长模型”与“全稀疏架构”，包括前馈网络和自注意力机制的稀疏化，以处理长序列和复杂思考 [53] - 计算高效：坚持软硬协同优化，包括自研训练框架、投机采样、量化技术等，例如全阵敏感4比特量化能在保持99%性能下将存储压缩至Int4 [54][56] - 数据高效：预训练阶段核心是提升数据质量与清洗；后训练阶段关键在于通过人机协同合成高质量数据 [55][57] - 学习高效：构建“模型能力风洞”，通过训练小规模模型验证数据配比、超参等，以科学化调度降低大模型训练的试错成本 [58][67] 行业现状与头部厂商动态 - OpenAI通过推出“Mini”或“Flash”版本，积极将旗舰模型能力压缩至小模型，以降低推理成本 [71] - Google在架构层面进行探索，例如在Diffusion Model中展示非自回归快速生成能力，并应用高效的注意力机制 [71][72] - 预训练数据的核心瓶颈是互联网语料质量低；后训练的关键瓶颈是高质量Query和稳定运行环境的稀缺 [68][69] 未来技术趋势展望 - 明年技术主线将集中在Agent领域，其能力提升的核心驱动力依然是数据积累 [73] - 高质量的后训练数据和稳定的运行环境将成为决定各家模型能力上限的关键因素 [69][73] - 端侧智能预计在2026年迎来重要转折点，驱动力包括普惠化需求、隐私保护以及端侧芯片算力与模型能力密度的协同提升 [75][76][77] - 端侧多模态的发展方向包括高清高刷体验的优化，以及流式全模态处理能力 [78] 模型评价与行业发展 - 现有大模型“排行榜”因容易导致模型过拟合而有效性受到质疑 [82] - 未来需要发展内部私有评测体系，并构建动态、前瞻性的评测集，以引导模型向更通用的方向发展 [84][86] - 长期需关注对模型自主学习能力的评测 [85]

行业与公司 * **行业**：中国人工智能（AI）芯片行业，涉及AI训练与推理芯片、超级计算节点、半导体先进工艺[1] * **核心公司**： * **国际**：英伟达（NVIDIA）[1][2][5] * **国内**：华为（含升腾）、寒武纪、海光、阿里巴巴（含平头哥、昆仑芯）、百度（昆仑芯）、木兮、BN166等[1][2][5][8][13][16][17] 核心观点与论据 * **政策影响与市场格局**：政策限制主要影响国有企业和国资背景单位对英伟达H200的采购，民营互联网企业受限较小[1][3] 若不受政策影响，2026年英伟达H200在中国出货量预计超过200万片；若受限制，则可能降至120万片左右[2] 2026年国内AI芯片总需求预计420万片，其中国产芯片约占300万片[1][5] 若英伟达完全供货，将占据超过55%的市场份额，挤压国产芯片约120万片市场空间[1][5] * **需求驱动与结构**：互联网行业是AI芯片需求的关键驱动，采购量占国内总需求的45%-50%[1][4] 2026年，字节跳动、阿里巴巴和腾讯分别需要35万、25万和20万片高端AI芯片[4] 除互联网外，运营商和智算中心等领域需求快速增长，占整体需求的25%左右，预计未来三年在AI基础设施上的投入将高速增长，支出占比可能超过50%[1][6] * **国产芯片性能与进展**：目前国内AI芯片性能大致达到H200的60%，部分量产产品（如华为920C、BN166、木兮500核分）在理论算力上接近H100的80%，但综合性能仍有差距[1][5][7] 预计2026年将有七八家厂商推出计算能力达600-800T的产品，性能基本对标甚至超越H200，但完全超越或需等到2027年[1][7] 2025年是国产AI芯片大规模采购元年，以寒武纪和华为为代表，规模接近10万片以上，但整体需求仍高达30-50万片[2][14] * **技术生态与差距**：国内AI芯片与国外存在两代以上设计水平差距，主要受工艺限制[2][9] 若工艺问题解决，差距可缩小至一代（约3-5年）[2][9] 硬件和软件生态均有不足，长期需发展自主创新生态以降低客户适配成本[2][9] 国产芯片在大模型训练中的迁移成本和调试周期高于国际水平，功能性跑通需一两周，性能性跑通则需一两个月，且故障率是英伟达的两倍以上，预计到2027年左右才能看到显著进展[23] * **超级计算节点发展**：国内在超级计算节点方面进展显著，华为（920C超级节点，384卡全互联）、海光（640卡全交换）、阿里巴巴（平头哥128卡全交换）领先[2][8][20] 2026年，华为将推出更高维度的8,000多万卡超级节点[2][8] 其他厂商如彼岸、木兮等的超级节点大多采用PCI Switch拓展方式，成本较低但通信效率相对较低[8] * **供应链与竞争动态**：HBM及CoWos封装目前未显著影响国内AI芯片厂商稳定供货，各家公司已提前囤积了2-3倍库存[18] 在互联网巨头中，华为和寒武纪已进入10万卡以上规模供应[16] 字节跳动主要由寒武纪供应，阿里云主要面向拼多多，百度自用约六七万张卡[16] 其他重要内容 * **行业技术趋势**：摩尔定律正在逐渐失效，先进工艺最多推进到2纳米或1纳米，2025-2026年其提升效果将越来越有限[10] 未来三到五年，芯片性能提升将主要通过芯片合封（如两个GPU或GPU与CPU合封）等技术路径实现[11] 软件生态的投入（编程模型、编译器、计算库）至关重要，依赖于大型互联网或AI客户的双向驱动[11][12] * **厂商具体信息**：海光目前最好的产品是BW1,100系列（采用海外工艺），下一代计划迁移到国内先进工艺，显存从60GB升级到144GB左右，算力可能提升至600 TOPS左右[17] 国内芯片厂商对算法硬件化的理解和重视程度存在差异，背靠互联网或专注NPU架构的公司（如阿里、百度、寒武纪、华为）理解较深[13] * **市场与订单情况**：2026年推理端AI芯片需求中，字节跳动预计需求量约为20万片，其他互联网公司相对较少[15] 当前量产订单主要集中于384卡规模的超级节点，销售量达四五十套，每套近400卡[21] 超级节点技术短期内客户感知度有限，需要市场教育和推广[22] 海光与曙光并购终止对两者生态组合影响不大[23] H200若被限制，目前没有替代产品可通过正规渠道供应[23]

文章核心观点 - 麻省理工学院等机构的研究团队开发了一种新型芯片制造方法，通过在已完成芯片的后端互连层上堆叠额外的晶体管和存储单元，有望大幅提升芯片的晶体管密度和能源效率，为延续摩尔定律提供了新的技术路径 [2][3][4] 技术原理与创新 - 传统CMOS芯片制造中，前端（晶体管层）与后端（金属互连层）分开制造，后端堆叠有源器件的高温会破坏前端 [2][5] - 研究团队创新性地在芯片后端互连层上，使用非晶氧化铟作为沟道材料，在仅约150摄氏度的低温下“生长”出仅约2纳米厚的额外晶体管层，避免了前端受损 [2][5][6] - 该团队还通过添加一层铁电氧化铪锆材料，在后端制造出了集成的存储单元 [3][5][6] 性能优势与潜力 - 新方法制造的晶体管尺寸极小，其中集成存储器件的后端晶体管尺寸仅约20纳米 [6] - 这些存储晶体管的开关速度极快，达到10纳秒（为测量仪器极限），且所需电压更低，从而降低了功耗 [6] - 该技术通过将计算（晶体管）与存储单元集成在紧凑结构中，缩短了数据传输距离，可减少能源浪费并提高计算速度，尤其适用于生成式AI、深度学习等高能耗计算任务 [4][5] 行业影响与未来展望 - 该技术若与传统的芯片堆叠技术结合，有望大幅突破晶体管密度的极限 [3] - 研究表明，通过在后端平台集成多功能电子层，可以在非常小的设备中实现高能效和多种功能，为未来芯片架构开辟新道路 [4][7] - 这项研究由麻省理工学院、滑铁卢大学和三星电子的研究人员共同完成，并获得了半导体研究公司和英特尔的资助 [5][7]

公司业绩与订单表现 - 第三季度订单总额为54亿欧元，高于市场普遍预期的49亿欧元 [1] - 其中极紫外光刻机订单量创下近七个季度以来的最高水平 [1] - 公司重申到2030年的年度净销售额目标将从2023年的283亿欧元大幅增至600亿欧元 [1] - 华尔街分析师普遍认为，若AI繁荣持续，公司营收规模可能在2027年前增长约35%，超过430亿欧元 [12] - 根据华尔街普遍预期，公司2025年整体营收可能增长约15%至325亿欧元，利润有望增长27%至96亿欧元 [15] 市场地位与竞争优势 - 在高端光刻机领域，公司的市场份额稳稳达到100% [10] - 公司在光刻市场中的份额从与尼康和佳能竞争时期的不足40%提升至2023年的超过90% [22] - 公司被认为是不可替代的，没有其设备就不可能生产出全球最先进的半导体 [11] - 公司通过独特技术、锁定供应链与客户深度绑定的模式，拥有半导体行业最稳固的垄断式护城河 [23] - 公司确有对手，但其光刻技术研究进展仍远远落后，替代非常困难 [24] 技术发展与产品路线 - 公司正从极紫外光刻技术向高数值孔径光刻机过渡，High-NA EUV机器旨在将制程推进到2nm及以下 [16] - High-NA光刻机是加速先进节点、减少多重图形化、改善线宽/叠对的强大工具 [16] - 公司预计High-NA EUV光刻机将在2027年和2028年实现高产量制造 [16] - 公司已开始研究下一代更加先进的光刻技术，在内部暂时被称为Hyper NA [16] - EUV技术用激光击打锡滴，形成等离子体，发射出波长仅为13.5纳米的光束，远小于上一代193纳米的深紫外光 [22] 行业需求与增长驱动 - AI热潮推动台积电、三星等芯片制造商大幅扩张3nm及以下先进AI芯片产能，并推动SK海力士扩大HBM与数据中心企业级存储产能，进而推动半导体设备订单激增 [2] - 架构更新迭代复杂且性能更强的CPU/GPU封装异构将大幅推升EUV/High-NA光刻机、先进封装设备、检测计量的结构性需求 [5] - 全球半导体市场预计2025年将增长22.5%，总价值达到7722亿美元；2026年则有望扩张至9755亿美元，同比大增26% [7] - 连续两年的强劲增长将主要得益于AI GPU主导的逻辑芯片领域以及HBM存储系统、DDR5 RDIMM与企业级数据中心NAND所主导的存储领域 [9] - 芯片制造商进行地理多元化，在欧美日等地新建晶圆厂，增加了对光刻机器的需求 [15] 股价表现与市场预期 - 公司股价自2025年以来累计涨幅高达60%，其中自9月以来大涨超45% [2] - 公司美股ADR在9月创下二十年来最佳单月表现 [2] - 近期股价多次创下历史新高，以欧股市值计算，公司重新成为欧洲最有价值的公司，市值约4300亿美元 [2][4][15] - 摩根大通将公司列为半导体板块首选标的，并将其对2027年整体营收增长的预测上调至29% [23] - 摩根士丹利指出，公司正迎来DRAM存储以及GPU等先进逻辑芯片需求的双重提振，2026至2027财年的增长势头比此前预期更加积极 [23] 管理层观点与公司战略 - 公司首席执行官富凯强调，需要深入理解客户的问题，并解释公司如何解决这些问题 [10] - 富凯表示，在未来10到15年里，公司大体上知道该为客户做什么，将在分辨率、精度及生产率三个轴线上持续投入 [14] - 公司每年两次主持与英特尔、台积电等芯片制造商CEO的高层评审会议，并参加每半年一次的技术评审会议，以规划未来10年的生产路线图 [18] - 公司必须应对美国主导的地缘政治复杂性，被禁止向中国市场出售所有类型EUV以及最先进的DUV [19] - 公司早年对EUV技术的坚持获得了包括英特尔、台积电和三星在内的主要芯片制造商的资金支持 [21]

台积电CFET技术进展 - 在IEDM 2025上，台积电首次证实了采用互补场效应晶体管（CFET）技术的集成电路运行情况，标志着其开发从器件级优化迈向电路级集成[1] - 台积电宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小的6T SRAM位单元，该单元同时提供高密度和高电流设计[1] - 台积电研究人员引入了新的集成特性，将栅极间距缩小至48nm以下，并采用了纳米片切割隔离技术以及在SRAM位单元内采用对接接触互连技术[1] - 台积电制作了两种集成电路原型：一种是包含800到1000个晶体管的101级环形振荡器，工作电压范围为0.5V至0.95V；另一种是6T SRAM单元[6] - SRAM单元分为高密度型和高电流型，高密度型单元面积比采用几乎相同设计规则的纳米片FET单元小30%，高电流型单元的读取电流是高密度型的1.7倍[7] - 原型高密度型SRAM单元的工作电压范围为0.3V至1.0V，在0.75V电压下，读取静态噪声容限为135mV，读取电流为17.5μA，写入容限为265mV[7] CFET技术优势与目标 - CFET通过垂直堆叠n沟道和p沟道FET来提高晶体管密度，理论上与最先进的纳米片FET相比，晶体管密度可提高近一倍[2] - 台积电方面曾解释，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，极有可能继续推动摩尔定律的扩展[4] - 行业研究机构imec认为，仅靠纳米片实现CMOS器件微缩非常困难，CFET能为器件的持续微缩开辟道路[16] - CFET技术在逻辑和存储器领域实现实际应用的目标时间是2030年代，目前开发的集成电路仍处于非常初级的阶段[9] - imec预计，到2032年左右，CFET器件架构将超越1纳米节点[17] 行业竞争格局 - 除了台积电，三星和英特尔也在关注CFET技术[13] - 英特尔是三家公司中最早展示CFET的厂商，在2020年就发布了早期版本，其在2023年展示的反相器尺寸将只有普通CMOS反相器的50%[13] - 英特尔采用了背面供电技术来简化电路连接，其展示的反相器具有60纳米的接触多晶硅间距[13] - 三星展示了48纳米和45纳米接触式多晶硅间距的CFET器件，但仅针对单个器件而非完整电路[14] - 三星通过采用新型干法刻蚀工艺，将合格器件的良率提高了80%[14] - 在IEDM 2024上，IBM研究院和三星联合展示了一种采用阶梯式沟道设计的单片堆叠式场效应晶体管[15] 技术挑战与未来方向 - CFET制造技术难度已接近极限，其结构比纳米片更高，结构纵横比的增加给制造工艺带来了挑战[2][18] - 如何为CFET结构供电是一个首先需要直面的难题[18] - 在台积电看来，CFET架构的“重大挑战”可能会导致工艺复杂性和成本增加[19] - 为克服挑战，厂商需选择能降低工艺复杂性的集成方案，并尽早开展EDA/流程工具开发[19] - 台积电计划继续开发新的互连技术以提升性能，包括采用新的过孔方案降低电阻和电容，以及研发新的铜阻挡层[11] - 除了铜，公司还在研发具有气隙的新型金属材料以及插层石墨烯，以期进一步降低互连延迟[11] 行业影响与预期 - 有专家认为，在CFET时代到来之前，业界将经历三代纳米片架构以及由此带来的CMOS元件尺寸缩小停滞的问题[16] - imec预计，尺寸缩小停滞将迫使高性能计算芯片设计人员将SRAM等功能拆分，并采用拼接旧工艺节点和芯粒的变通方案[16] - imec预计，到2032年，工艺节点缩小的速度将会放缓，将迫使人们更加依赖芯片和先进封装的混合搭配使用[16] - 根据一份技术路线图，预计在2032年之后，CFET技术将开始应用于A5及更先进的工艺节点[18]

台积电CFET技术新进展 - 在IEDM 2025上，台积电首次证实了采用互补场效应晶体管（CFET）技术的集成电路成功运行，标志着其开发从器件级优化迈向电路级集成[2] - 台积电宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小的6T SRAM位单元，该单元同时提供高密度和高电流设计[2] - 通过引入新的集成特性，台积电将CFET的栅极间距缩小至48nm以下，并采用了纳米片切割隔离技术以及在SRAM位单元内采用对接接触互连技术[2] CFET技术原理与优势 - CFET通过垂直堆叠n沟道和p沟道FET来提高晶体管密度，理论上与当前最先进的纳米片FET相比，晶体管密度可提高近一倍[4] - 台积电高管表示，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，极有可能继续推动摩尔定律的扩展[5] - 该技术是延续摩尔定律的关键路径，旨在为器件的持续微缩开辟道路[21] 具体电路原型性能 - **环形振荡器**：台积电制作了包含800到1000个晶体管的101级环形振荡器原型，工作电压范围为0.5V至0.95V，振荡频率随电压升高而增大[9] - **SRAM单元**：制作了高密度型和高电流型两种6T SRAM单元原型[11] - 高密度型单元的面积比采用几乎相同设计规则的纳米片FET单元小30%[11] - 若采用CFET技术，高密度型单元的面积比高电流型小20%[11] - 高电流型单元的读取电流是高密度型的1.7倍[11] - 高密度型SRAM原型在0.75V工作电压下，读取静态噪声容限为135mV，读取电流为17.5μA，写入容限为265mV，参数仍有优化空间[11] 行业竞争格局 - **英特尔**：是三家中最早展示CFET的厂商，在2020年IEDM发布了早期版本，其采用背面供电技术简化电路，实现了60纳米的接触多晶硅间距反相器[17] - **三星**：展示了48纳米和45纳米接触式多晶硅间距的CFET器件，通过新型干法刻蚀工艺将合格器件良率提高了80%，并在IEDM 2024上与IBM联合展示了采用阶梯式沟道设计的“单片堆叠式场效应晶体管”[18][19] - 三星与英特尔均采用了从硅片下方接触器件底部的方式来节省空间[18] 技术发展路径与挑战 - 行业研究机构imec预计，到2032年左右，CFET器件架构将超越1纳米节点[22] - 在CFET时代到来前，业界可能经历三代纳米片架构以及由此带来的CMOS元件尺寸缩小停滞的问题，这将迫使设计人员采用芯粒和先进封装等变通方案[21] - CFET技术实现实际应用的目标时间是2030年代，目前开发的集成电路仍处于非常初级的阶段[12] - 技术挑战包括：为CFET结构供电的难题、因结构更高导致的制造工艺挑战，以及可能带来的工艺复杂性和成本增加[24] - 克服挑战需选择能降低工艺复杂性的集成方案，并尽早开展EDA/流程工具开发[24] 其他相关技术进展 - 台积电在二维沟道材料晶体管方面取得进展，首次展示了在类似N2技术的堆叠纳米片结构中使用单层沟道晶体管的电性能，并开发了工作电压为1V的反相器[13] - 台积电计划开发新的互连技术以提升性能，包括采用新的过孔方案降低电阻和电容，研发新的铜阻挡层，以及研究具有气隙的新型金属材料和插层石墨烯[15]

文章核心观点 - 半导体技术发展的瓶颈已从晶体管微缩转向互连，先进封装成为新的前沿领域 [2] - 硅中介层和硅通孔是实现高密度2.5D/3D集成的关键技术，能显著提升带宽和系统性能 [2][4] - 下一代发展趋势是采用更大尺寸的硅通孔，其直径可达50μm，深度可达300μm，以应对高性能计算、人工智能等领域对电气性能、散热和制造良率的更高要求 [2][11][16] 互连技术演进历程 - 互连技术从20世纪标准的引线键合，发展到倒装芯片封装，再到21世纪初出现的硅中介层 [4] - 硅中介层提供了重分布层用于细间距布线、密集型硅通孔阵列用于垂直集成，成为高性能集成的平台 [4] - 硅中介层和硅通孔的创新推动了如Xilinx FPGA Virtex 7、GPU和AI加速器等突破性技术的出现 [4] 硅中介层的功能与材料 - 中介层是连接硅芯片和印刷电路板的中间层，为异构集成组件中的芯片提供安装表面、连接和重新连接到封装基板的功能 [6] - 中介层通常由硅、玻璃或有机衬底制成，完全由代工厂制造，台积电是主要供应商 [7] - 硅中介层的一个主要应用是将高带宽内存连接到高速处理器，单个HBM传输速率最高可达256 GB/s，多个HBM与GPU集成可实现1TB/s或更高的数据传输速率 [7] 更大尺寸硅通孔的优势与驱动 - 传统硅通孔直径通常为5-10μm，深度为50-100μm，正向下一代直径可达50μm、深度可达300μm的硅通孔过渡 [11] - 更大尺寸硅通孔的优势包括：支持更高的数据速率和信号并行传输、承载更大电流且电阻更低、降低电感以增强高频信号完整性、更有效地散热、简化制造工艺提高良率、使更厚的中介层更坚固耐用 [11][15] - 小型硅通孔难以满足人工智能、高性能计算、5G基础设施及汽车电子等领域对电流、散热、带宽和信号完整性的高要求 [11][16] 更大尺寸硅通孔的挑战与应用 - 更大硅通孔的挑战包括：铜和硅热膨胀系数不匹配加剧机械应力、减少中介层上的可用布线空间、因使用更多铜而增加材料成本 [13] - 预计更大尺寸硅通孔将应用于需要海量带宽和可靠电源的高性能计算服务器和百亿亿次级超级计算机、训练大型AI神经网络所需的超高速HBM链路、需要信号完整性的5G基础设施系统，以及需要坚固封装和可靠散热的汽车高级驾驶辅助系统和自动驾驶系统 [16] - 未来中介层将向集成更多功能与材料、采用对抗应力的新材料、嵌入先进冷却技术以及实现成本缩放以应用于消费电子等方向演进 [16]

涉及的公司与行业 * **公司**：MKS Instruments (MKSI) [1] * **行业**：半导体设备、先进电子制造（包括印刷电路板PCB制造）、光子学/光学 [2][3][4][20] 核心观点与论据 公司战略与市场定位 * 公司拥有65年历史，最初从真空压力测量产品起家，通过有机增长和收购，围绕半导体工艺腔室构建了全面的关键子系统组合（如阀门、射频电源、等离子体、质量流量控制器等）[2] * 2015年收购Newport Corporation是战略转折点，此举使公司业务从仅限半导体真空设备，扩展到光刻、量测和检测领域，并进入新市场 [3] * 通过后续收购（如Electro Scientific Industries, Atotech），公司战略是成为所有先进电子制造（不仅是半导体，还包括芯片封装）的基础技术提供商 [4] * 公司目前的产品组合能够覆盖全球所有晶圆厂中85%的设备（涉及多个子系统），市场覆盖度无其他公司能及 [3][56] * 公司认为，随着摩尔定律放缓，芯片先进封装变得至关重要，这延续了电子产品性能持续提升的趋势，并使得人工智能（AI）等应用成为可能 [5][58] * 公司将AI视为继PC、智能手机、数据中心之后又一重大技术浪潮，其驱动力根本上是摩尔定律及“超越摩尔”定律，公司旨在成为其基础建设者 [6][59] 电子与封装 (E&P) 业务表现与展望 * **增长驱动**：第四季度指引意味着E&P业务全年增长约20% [8][60] * 增长由两大因素驱动：1) 用于PCB制造的化学材料，需求受AI推动（AI客户购买化学材料制造AI板卡）[8][61]；2) 化学设备销售，公司是PCB行业唯一同时提供化学材料和设备的供应商 [8][61] * 过去四个季度，化学设备订单和收入表现强劲，是E&P业务同比增长的重要驱动力 [9][62] * **设备细分**：E&P设备包括化学设备和激光钻孔设备 [10][63] * 在柔性PCB激光钻孔领域是市场领导者，产品用于手机、AirPods等可穿戴设备内部的柔性电路 [10][63] * 在刚性PCB激光钻孔领域是市场机会，虽非第一，但拥有独特技术并已取得一些成功 [11][64] * **业务构成与增长概况**：E&P业务约三分之二是化学材料，三分之一是设备 [12][65] * 化学材料业务属于消耗品性质，今年同比增长约10%，去年可能也增长约10%，增长由AI服务器所需更复杂PCB层数带来的化学材料用量驱动 [12][65] * 设备业务属于资本支出性质，增长可能波动 [12][65] * 全年20%的增长由占三分之二、增长10%的化学业务，以及叠加其上的设备增长共同贡献 [13][66] * **2026年展望**：化学设备订单已排产至2026年上半年，并正与客户讨论下半年需求，设备销售将继续成为2026年潜在增长的强劲部分 [16][69] * 销售化学设备将驱动未来数十年的年度化学材料收入，因为化学材料由公司提供 [16][69] * 化学材料毛利率高于55%，设备毛利率较低 [16][69] 半导体业务表现与展望 * **2025年表现**：第四季度指引意味着半导体业务全年增长约10% [22][73] * 增长部分源于NAND库存消耗及升级模式，同时由于交货期短，有大量当季订单 [23][74] * **2026年展望**：行业对2026年晶圆厂设备（WFE）支出的预测不断上调，目前认为可能增长5%、10%或15% [23][75] * 增长主要由逻辑、DRAM和HBM驱动，NAND目前贡献不大 [23][75] * 公司覆盖85%的WFE市场，因此逻辑、DRAM、HBM的增长都将带动公司增长 [23][75] * NAND若出现升级或新建产能，将是额外的增长动力，公司凭借射频电源（市场领导者）和围绕腔室的产品组合将受益 [26][78] * 当前行业担忧洁净室空间可能限制设备产能，但这是一个“甜蜜的烦恼” [24][76] * 公司交货期已恢复正常，为4-8周，库存健康，按需发货 [24][25][76][77] * **长期增长动力与策略**： * **技术节点演进**：2纳米及以下节点、环绕栅极（GAA）晶体管结构将需要更多原子层沉积（ALD）工艺，公司提供独特的关键子系统（如高浓度、高洁净度的臭氧发生器） [28][45][79][92] * **广泛产品组合优势**：公司策略是通过管理广泛的产品组合，提高长期可持续超越WFE行业增长的机会，因为无法预测哪个技术拐点会提升哪个子系统的需求，但拥有大部分关键子系统可以灵活应对变化 [28][29][30][79][80][81] * **规模与研发**：规模优势使公司能够满足客户对需要多年投资的高科技需求，在当前技术日益复杂、研发周期长的行业中至关重要 [31][32][33][82][83][84] * **市场份额**：公司收入占WFE支出的比例在1.8%至2.2%之间波动 [46][48][93][96] * 比例较低的一端是光刻、量测、检测业务（仍处于早期阶段），较高的一端是NAND业务（因射频电源份额高） [48][96] 光子学/光学业务 * 公司是光学/光子学领域的领导者，业务不仅包括激光和工业应用，也涉及半导体 [20][72] * 五年前，公司决定加大在半导体光刻、量测和检测设备领域的投入，增加了人员、资本支出，并开发了新工艺 [20][72] * 该部分收入从五年前的1.5亿美元增长至现在的3亿美元，且在该WFE细分市场中仍处于早期阶段 [20][72] 财务表现与展望 * **毛利率**： * 近期毛利率受到产品组合（设备销售占比高）和关税影响 [18][70] * 2024年第四季度至2025年第一季度，毛利率远高于47%，第一季度为47.4% [18][70] * 关税影响：第二季度为115个基点，第三季度为80个基点 [18][70] * 公司已通过提价完全抵消了关税的美元成本影响（100%转嫁），但由于未对转嫁部分加价，从毛利率角度看仍有50个基点的持续负面影响 [19][71] * 公司有信心通过运营效率、制造卓越计划和未来设计节约来抵消这50个基点的影响 [19][36][71][86] * 随着产品组合恢复正常化，公司非常有信心在2026年恢复到47%以上的毛利率目标 [19][36][71][86] * 公司成本控制有效，2022年给出的五年模型预测营收56亿美元时毛利率达47%以上，而实际在营收38亿美元时（48个月内）已提前实现 [37][43][87][91] * **债务与现金流**： * 公司积极偿还债务，预计第四季度末净杠杆率为3.9倍 [41][89] * 目标是在未来一两年内将净杠杆率降至2到2.5倍，以实现更平衡的资本配置策略 [42][90] * 自由现金流强劲且增长，今年前三季度的自由现金流已几乎与去年全年持平 [41][89] * 资本配置优先级：在投资自身（资本支出扩张、少量损益表设计及研发改进）后，100%专注于偿还债务 [42][90] * **定价能力**： * 公司拥有定价能力，这体现在毛利率的持续改善上 [43][91] * 提升毛利率的最佳时机是获得新设计订单时，对于具有独特性的新产品，公司能获得公平的定价 [44][91] 其他重要内容 * **设备与化学材料的绑定率**：设备销售后，化学材料的绑定率在五年后降至约85%，初始绑定率非常高 [18][70] * **行业动态感知**：公司与五大半导体设备客户及终端芯片公司保持密切沟通，以获取前瞻性洞察 [25][77] * **当前行业情绪**：与90天前相比，客户对2026年下半年的展望变得更加积极 [25][50][77][98]

2022-2023年美股市场转折驱动因素 - 2022年1月4日至2023年1月5日，纳斯达克指数下跌34%，核心原因是高通胀及美联储加息 [1] - 2023年初美股走出熊市，首要原因是美联储加息力度减弱，其关注的PCE指标从峰值6.8%一路下滑至10月的6%和12月的5% [1] - 第二个关键驱动因素是人工智能技术大爆发，以2022年11月30日ChatGPT发布为标志，其5天用户破百万，2023年1月用户过亿，2月微软宣布对OpenAI进行上百亿美元战略投资并整合至其产品 [1] - 加息减弱带来流动性放松，AI技术爆发推动科技巨头资本开支扩张，共同促使美股随后连涨3年 [1] 科技巨头加速AI资本开支的逻辑 - 算力增速已远超传统摩尔定律，目前达到每年4.3倍，即半年翻倍，而摩尔定律定义的晶体管数量年增速约为50% [1] - 算力半年翻倍的加速趋势意味着2年增长可达20倍，使得科技巨头无法采用过去的跟随策略，必须在一开始快速投入以避免彻底落后 [2] - 即使在股东不满的情况下，Meta等公司仍坚持大规模资本开支，原因是算力竞赛中一旦落后可能意味着彻底失败 [2] DeepSeek对中国AI产业及资本市场的影响 - DeepSeek的出现打破了全球AI领域“规模至上”的理念，以相对低的成本训练出国际顶尖模型，为算力资源受限的开发者提供了新可能性 [3] - 其发布后占据了全球140个国家的应用下载榜首位，实现了东西方市场的同时现象级爆发 [3] - 对国内资本市场的首要贡献是推动市场更加重视国产算力发展，芯片行业和科创50指数的超额收益部分源于此 [4] - 其次，带来了港股上市的中国龙头科技企业的价值重估，受益最大的包括腾讯和阿里巴巴，其中阿里巴巴在连跌3年后当年股价狂涨92% [4] - DeepSeek引发的对云服务的重估是阿里巴巴股价起飞的关键因素之一 [4] 港股科技股投资机会 - 中国最优质的互联网企业如腾讯、阿里巴巴和金山云（小米集团）均在港股上市，其技术进步是港股科技股价值重估的核心关键 [4] - 目前相关公司估值相比其过去水平仍然较低，在近期连续下跌回调后，配置价值显现 [5] - 投资者可通过相关的ETF来重点配置港股科技板块 [5] 近期中央政治局会议政策信号解读 - 会议整体基调偏平淡，未释放太多超预期的政策信号 [6] - 会议文字中未明确提及楼市，预示楼市超预期政策利好不多，详细政策需关注后续经济工作会议 [6] - 会议文字中也未明确提及股市，显示券商板块可能不是明年政策关注的重点 [7] - 会议重点强调了内需、创新驱动、培育壮大新动能以及“双碳”引领和全面绿色转型，虽然内需居首，但对科技领域着墨颇多 [7] - 上述政策重点与当前科技股整体走势较强相对应 [7]

台积电A14制程技术进展 - 台积电A14（1.4nm级，正面供电）制程计划于2028年推出，相比前代N2（2nm级，正面供电）工艺，在相同功耗和复杂度下性能提升16%，在相同时钟频率和复杂度下功耗降低27% [3] - 此前公司预期A14相比N2的性能提升为10%至15%，功耗降低为25%至30%，混合芯片晶体管密度提升约20%，实际公布数据表明性能略超预期，功耗降低处于预期中等水平 [6] - 从N7（2018年节点）到A14（2028年节点），在相同功耗水平下性能提升1.83倍，能效提升4.2倍，时间跨度达十年 [8] 台积电工艺技术发展路径与特点 - 公司展示工艺技术可扩展性，旨在表明摩尔定律尽管增速放缓但仍有效，但幻灯片主要列出主流节点，省略了N3B、N3P、N2P等节点间升级，未能完全突出多年来的全部进展 [8] - 每一代新的主要工艺节点相比上一代节点能降低约30%的功耗，而主要节点的性能提升幅度为15%至18%，表明公司在设计制造工艺时更关注功耗控制 [8] 电子设计自动化（EDA）工具的作用 - 除了制程节点进步，使用更智能的EDA工具（如Cadence Cerebrus AI Studio和Synopsys DSO.ai）是充分发挥下一代制造技术潜力的关键，这些工具利用强化学习优化布局布线，可提升性能、降低功耗并缩小面积 [9] - 通过优化自动化布局布线流程可节省5%的功耗，通过优化金属层方案可额外提升2%的性能，总功耗节省达7%，此效果与台积电通过节点间优化所能达到的节能效果相当 [12] - EDA工具，尤其是更智能的自动化布局布线工具，在利用现代制造技术实现更高性能和更低功耗方面扮演着越来越重要的角色 [12]