苹果芯片技术升级 - 2026年Mac系列将采用内部构造变化的M5芯片，使用新型液态模塑料(LMC)并由台湾长兴材料独家供应，该材料符合台积电CoWoS封装标准[2] - LMC技术将带来结构完整性提升、散热性能优化和制造效率提高，为未来性能效率提升奠定基础[3] - M5芯片虽未全面采用CoWoS技术，但采用兼容材料为未来M6/M7系列全面转向CoWoS甚至CoPoS技术做准备[3] 供应链与封装技术变革 - 长兴材料超越日本供应商Namics和Nagase获得苹果订单，标志台湾供应商在先进芯片材料领域地位提升[3] - 苹果计划从InFO封装转向多芯片模块封装(WMCM)，采用MUF技术以减少材料消耗并提高良率[6][7] - 公司同时探索SoIC技术，通过芯片堆叠实现超高密度连接以降低延迟提升性能，可能率先应用于M5系列芯片[8] 制程与成本控制 - A20系列可能成为苹果首款2nm芯片组，采用台积电新光刻技术但单片晶圆成本高达3万美元[6] - 台积电2nm试产良率约60%，量产阶段良率不确定促使苹果寻求替代方案控制芯片组成本[7] - 台积电CyberShuttle服务通过共享测试晶圆降低成本，但苹果选择探索WMCM等独立技术路线[7]

芯片封装技术CoWoP - 英伟达正在探索革命性芯片封装技术CoWoP，该技术利用高密度PCB技术去除CoWoS封装中的ABF基板层，直接将中介层与PCB连接[2] - CoWoP技术路径为Chip-on-Wafer-on-PCB，在完成芯片-晶圆中介层制造步骤后，中介层直接安装到PCB上而非ABF基板[4] - 该技术有望替代现有CoWoS封装方案，具有简化系统结构、更好热管理性能和更低功耗等优势[2][10] 技术优劣势分析 - 潜在优势包括：减少传输损耗提高资料传输效率、降低基板成本、潜在减少后端测试步骤[10] - 关键挑战在于目前仅苹果公司采用类似技术但节距尺寸更大，扩展到大型GPU存在技术和营运挑战[7] - PCB技术目前只能达到20-30微米线/间距宽度，与ABF的亚10微米能力相比存在较大差距[11] 供应链影响 - 对ABF基板厂商构成负面冲击，基板附加值可能大幅减少或完全消失[8] - 对PCB制造商是重大机遇，具备先进mSAP能力及基板/封装工艺深度知识的公司更有优势[8] - 更复杂、精细节距的讯号路由将转移到RDL层，高端PCB层承担封装内路由步骤[8] 商业化前景 - 中期内商业化机率较低，受制于多重技术挑战[3][11] - 英伟达现有路线图与CoWoP方向存在矛盾，高附加值封装生态系统参与者参与度不高[11] - 无论CoWoP是否成功量产，英伟达都通过系统级方法继续引领数据中心AI基础设施创新[12] 英伟达创新领导力 - 公司率先推出CoWoS-L封装，探索CoWoP和CoPoS封装技术，可能领导大规模CPO应用和1.6T光学技术发展[12] - 持续创新能力预计将使英伟达在未来数年内保持GPU领域领先优势，并在与ASIC竞争中占据主导地位[12]

芯片封装技术CoWoP的核心观点 - 英伟达正在探索革命性的CoWoP封装技术，有望替代现有的CoWoS方案，通过去除ABF基板层，直接将中介层与PCB连接，简化系统结构并提升性能 [4][5] - 该技术具有潜在优势：更好的热管理、更低功耗、降低基板成本、减少后端测试步骤 [18] - 商业化面临多重技术挑战，中期内概率较低，但英伟达的创新领导力不受影响 [17][23] CoWoP技术原理与优劣势 - 技术路径：芯片-晶圆中介层制造后直接安装到PCB，跳过CoWoS中的ABF基板绑定步骤 [9] - 关键挑战：PCB线/间距尺寸（目前20-30微米）远低于ABF基板的亚10微米能力，大型GPU应用存在技术瓶颈 [12][20] - 历史背景：AI加速器对I/O数量和线/间距要求极高，ABF基板在5/5微米后也可能失效 [19] 供应链影响分析 - ABF基板厂商受负面冲击：附加值可能大幅减少或消失，信号路由转移至RDL层和高端PCB [14] - PCB制造商迎重大机遇：具备mSAP技术和基板/封装工艺知识的公司更具优势 [15] - 供应链参与度局限：高附加值封装生态参与者（如台积电）参与度低，商业化可能性降低 [22] 商业化前景与英伟达创新地位 - 技术矛盾：英伟达现有路线图（CoWoS-L、CoPoS）与CoWoP方向存在冲突 [21] - 行业领导力：公司通过CoWoS-L、CoPoS、CPO等技术持续引领AI基础设施创新，GPU领域优势稳固 [24]

CoWoS技术回顾 - CoWoS封装流程分为三个阶段：裸片与中介层通过微凸块连接并填充保护[7] 中介层与封装基板连接[7] 切割晶圆形成芯片并连结至封装基板[7] - 最终结构包含保护环形框、盖板及热介面金属填补空隙[7] CoPoS技术分析 - 用面板级RDL层替代硅中介层 实现Base Die的板级放置[9] - 面板尺寸达510×515毫米 面积利用率显著提升 可容纳芯片数量为300毫米晶圆的数倍[11] - 目标替代CoWoS-R/L系列 但大尺寸面板面临曝光工艺挑战[11] CoWoP技术解析 结构创新 - 直接去除封装基板 通过uBump和C4 Bump连接Base Die与PCB[12] - 7nm以下工艺中C4 Bump直接连接Die存在技术难度[12] 核心优势 - 节省封装基板成本 减少工艺层级 材料费用压缩显著[14] - 信号路径缩短 提升PCIe 6 0/HBM3等效带宽利用率 延迟降低[15] - 无封装盖设计优化散热 支持液冷/热管等新型热管理技术[15] 技术瓶颈 - PCB需超高可靠性与精密度 焊接容错空间极小[16] - 无壳体保护导致热循环/机械应力下易出现裂纹[16] - 要求芯片封装厂与PCB制造商从设计阶段深度协同[16] 技术发展评估 - CoWoP属于激进方案 短期难以对PCB行业产生实质影响[17] - CoPoS尚未完全成熟 但面板化中介层是明确发展方向[11]

英特尔芯片封装技术突破 - 公司在电子元件技术大会(ECTC)上披露了多项芯片封装技术突破，包括EMIB-T、分散式散热器设计和新型热键合技术[5] - 这些技术旨在提升封装尺寸、供电能力、散热效率和连接密度，支持HBM4/4e等新技术集成[5] - 公司还参与了大会上发表的17篇新论文，展示其在先进封装领域的研究成果[5] EMIB-T技术特点 - EMIB-T在现有EMIB技术基础上引入硅通孔(TSV)，提升供电效率和芯片间通信速度[12][14] - 该技术解决了标准EMIB的高电压降问题，通过TSV实现直接、低电阻供电路径，支持HBM4/4e集成[14] - 通信带宽提升至32Gb/s以上，支持UCIe-A互连技术，桥接器中集成高功率MIM电容器减少信号噪声[14][15] - 封装尺寸可达120x180mm，支持超过38个桥接器和12个矩形大小裸片[12][15] - 连接间距从第一代EMIB的55微米缩小至45微米以下，正在开发25微米间距[15] 散热技术突破 - 公司开发了分解式散热器技术，将散热器分解成平板和加强筋，改善热界面材料耦合[19] - 该技术可将热界面材料焊料中的空隙减少25%，支持TDP高达1000W的处理器封装[19] - 散热器集成微通道设计，支持液体直接冷却处理器[19] 热键合技术进展 - 新型热压粘合工艺专门针对大型封装基板，克服粘合过程中的芯片和基板翘曲问题[23] - 该技术最小化键合过程中的热差，提高良率和可靠性，支持更大芯片封装[23] - 有助于实现更精细的EMIB连接间距，提升封装密度[23] 封装业务战略 - 先进封装技术是公司代工厂战略的关键部分，为客户提供全面的芯片生产选择[32] - 封装服务允许客户集成来自不同供应商的芯片，降低完全过渡到公司工艺节点的风险[32] - 公司为完全不使用其制造组件的芯片提供封装服务，帮助拓展新客户关系[32] - 封装业务已成为外部客户的主要服务之一，客户包括AWS、思科等行业巨头和美国政府项目[28][32]