欧洲半导体可持续制造计划 - 欧洲58家公司和研究机构共同参与5500万欧元的Genesis计划，旨在提高半导体生产的可持续性，涵盖能源、水、气体和抗蚀剂的使用[1] - 计划由格勒诺布尔CEA-Leti协调，重点关注环境影响，包括直接排放、废物最小化、材料优化和回收利用[2] - 联盟成员包括意法半导体、博世、格罗方德、英特尔、英飞凌、IBM、恩智浦等主要芯片制造商[2] 四大核心工作流 - 监测与传感：由CSEM领导，开发实时排放跟踪和过程反馈系统[3] - 新材料：由imec领导，寻找不含PFAS的化学品和低GWP替代品[3] - 废物最小化：由弗劳恩霍夫研究所主导，创新回收利用溶剂、气体和浆料[3] - 关键原材料缓解：由都灵大学领导，减少对材料的依赖和加强资源安全[3] 技术实施与创新 - 计划在未来三年内产生45项成果，涵盖半导体生命周期的各个环节[3] - 传感器技术将从TRL 2-4级开始测试，目标三年后达到TRL 6-7级，可在晶圆厂投入使用[6] - 目标是用30%的新材料替代光刻和封装工艺中使用的气体和溶剂[8] 行业趋势与驱动力 - 客户需求正在推动芯片制造商更加可持续地生产，包括水资源管理、碳中和和消除PFAS化学物质[4] - 监管压力和大型公司的推动是行业变革的两大主要驱动力[4] - 可持续性已成为公司发展的自然规律，而不仅仅是额外制约因素[5] 合作与扩展 - CEA-Leti与应用材料公司扩大联合实验室，专注于为ICAPS市场开发材料工程解决方案[9] - 实验室将配备先进封装工具，支持跨不同晶圆类型和工艺节点的芯片异构集成[9] - 合作旨在加速下一代专用芯片创新，特别是人工智能数据中心基础设施的节能解决方案[10] 人才培养 - FAMES学院项目启动，旨在培养掌握FD-SOI技术和先进设备设计技能的工程师[11] - 学院将专注于支持欧洲工业界转移能力、吸引科学家和工程师加入微电子劳动力队伍[13] - 未来四年将开发一系列研讨会和互动会议，扩大欧洲半导体社区的专业知识[11]

随着半导体先进封装与FPD制造技术的不断演进，洁净室自动化生产设备面临的静电问题 日益严峻。为帮助行业同仁深入了解静电带来的潜在风险，并探索高效可靠的解决方案， 提升产能和良率， 戈尔诚邀您参与6月26日举办的半导体及FPD设备静电解决方案专题研 讨会 。 户经验,还曾负责东南亚市场,对国 内外大客户的设备及应用需求有深 入了解。 同 核心内容提要 本次研讨会将 聚焦于洁净室环境中静电控制的关键技术 ，分享前沿解决方案与真实应用案例， 助力您提升设备可靠性与产能表现。 > 痛点直击:半导体先进封装中的静电问题及风险 技术革新:戈尔新一代电缆技术:防止静电积聚, 提升可靠性和产效 全球案例: 1.全球知名先进封装设备商应用案例分析 2.全球知名FPD制造商在OLED设备为什么采用 抗静电电缆? ● Q&A环节:戈尔经验丰富的技术团队在线答疑 解惑。 Together, improving life 扫描下方二维码预约报名 即可激活抽奖资格 扫码立即锁定席位 倒计时提示 ⏳ 席位有限！ 6月26日前预约有效 （本文图源：戈尔） *免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不 ...

DRAM市场动态 - DDR4现货价单日暴涨近8%，本季以来报价已翻涨一倍以上 其中DDR4 8Gb（1G×8）3200大涨7 8%至3 775美元 DDR4 16Gb（1G×16）3200涨7 9%至8 2美元 行业人士称十年未见如此涨幅 [1] - 美光宣布停产DDR4 同时加速推进DDR5技术 其1γ工艺DDR5速度达9200MT/s 较前代提升15% 功耗降低20% 计划2026年用于旗舰智能手机 [2] 美光科技战略布局 - 公司12层堆叠36GB HBM4样品已交付客户 采用1β工艺 预计2026年量产 目标HBM市场份额达20%-25% [2] - 获英伟达SOCAMM模块独家供应权 该方案采用16个LPDDR5X芯片铜线键合技术 用于Rubin AI加速器平台 [4] - 计划投资2000亿美元扩大美国DRAM制造和研发 台湾 日本产能扩张中 爱达荷州新厂2027年投产 [4][5] 三星电子技术进展 - HBM3E认证多次延迟 最新进展是向AMD供应12层HBM3E芯片 用于MI350加速器 这是其首次官方确认HBM3E供货 [7][8] - 加速1c DRAM量产线建设 平泽P4工厂产能将扩至每月4万片 华城工厂计划年底投产 该技术将用于HBM4开发 [9][10] SK海力士市场表现 - 2025年Q1以36%份额首超三星(34%)成为DRAM市场第一 美光占25% [11] - 推迟M15X工厂设备投资计划 月产能从1 5万片下调至不足1万片 转向2024年全面投资策略 [12][13] - 公布4F² VG平台和3D DRAM技术路线图 计划通过材料创新突破制程限制 [14] 技术演进趋势 - 各厂商加速10nm级工艺竞赛 美光1γ将引入EUV 三星 SK已商业化12nm级D1a/b产品 [16] - HKMG技术普及加速 三星用于D1y DDR5 美光从1β代全面推广 SK在D1b DDR5集成 [17] - HBM技术迭代明确 2026年HBM4带宽达2TB/s 2038年HBM8将实现64TB/s 堆叠层数从12Hi增至24Hi [20][21] - 行业共识2030年后转向3D DRAM架构 平面DRAM预计持续至2033-2034年0c/0d节点 [19]

核心观点 - ASML通过极紫外(EUV)光刻技术推动芯片制造工艺进步，最新EUV光刻机可打印8纳米线距的芯片图案，并计划通过高数值孔径(High-NA)和Hyper-NA技术进一步提升精度和效率[6][7] - 阿姆斯特丹纳米光刻高级研究中心(ARCNL)与ASML深度合作，专注于EUV技术基础研究，包括光源优化、反射镜涂层改进等，每年获得ASML约400万欧元资助[2][4] - EUV光刻机通过每秒引爆5万次锡滴产生等离子体发射13.5纳米波长光，ASML计划将频率提升至6万次/秒并将功率从500瓦增至1000瓦，同时降低能耗[1][8][9] - 行业面临物理极限挑战，芯片元件尺寸缩小速度从每代70%降至20%，但通过3D堆叠等创新仍可提升晶体管密度[6] - ASML探索多种技术路径包括更短波长(6.7/4.4纳米)、更大掩模版、自由电子激光器等替代方案，但成本效益仍是关键考量[14][16][21] 技术进展 光源优化 - 采用"披萨"状锡滴粉碎技术，通过额外激光轻击产生微滴提升EUV光产出效率，计划引入固体激光器降低能耗[9] - 当前EUV系统功率500瓦，目标提升至1000瓦，预计2033年单晶圆能耗比2018年降低80%[8] - 研究钆替代锡作为6.7纳米波长光源材料，但更短波长面临光子能量分布不均导致的随机噪声问题[14][15] 光学系统 - 高数值孔径(High-NA)设备将开角从0.33提升至0.55，需1米直径反射镜；Hyper-NA目标0.75开角，可通过调整镜片位置实现[7] - 反射镜采用70层钼/硅交替涂层，反射率达71%接近理论极限75%，通过"磁控溅射"技术实现10纳米级精密堆叠[11] - 解决EUV功率提升导致反射镜气泡问题的秘密材料配方已研发成功[12] 制造工艺 - High-NA光刻机采用掩模版放大技术导致曝光时间延长，通过32G加速度扫描补偿，目标进一步提升速度[17] - AI芯片设计规模超出单掩模版容量，需多部分投影拼接，或推动行业采用更大尺寸掩模版标准[17] - EUV光被用于纳米结构测量，光声学技术可通过声波实现芯片三维结构检测[19] 行业生态 - ASML年研发投入超40亿欧元，与蔡司、ARCNL、多所大学形成完整研发生态系统[4][7] - ARCNL约75%博士毕业生加入ASML，延续类似飞利浦NatLab的基础研究模式但避免被商业目标束缚[4][5] - 中国尝试自主研发EUV技术，华为研究等离子体源，可能采用自由电子激光器作为替代方案[22]

公众号记得加星标⭐️，第一时间看推送不会错过。 来源：内容 编译自 restofworld 。 三星电子曾是全球领先者，但在争夺人工智能供应主导权的激烈半导体竞争中却失利；该公司还失去 了工程师，留下的员工只能长时间高强度地工作以弥补空缺；工程师们表示，他们被要求伪造数据， 导致缺陷漏出，影响芯片质量。 午夜时分，在首尔郊外三星电子的半导体办公室里，芯片设计工程师韩基白（Han Ki-bak）看到一位 同事在连续数月通宵工作后晕倒了。韩基白惊呆了，动弹不得。 "因为我熬了那么多夜，我都疯了。我没有冲过去帮她，只是坐在椅子上，心想'我该怎么办？'"他在 2020年接受《restofworld》采访时回忆了这件事。 当医护人员赶到时，韩先生茫然地看着这一切。 10名三星现任和前任工程师向《restofworld》透露，由于工作时间长、工作量大以及奖金低于竞争 对手，许多三星工程师正转投韩国芯片制造商SK海力士。其中一些人则转投了美国的美光科技和英 特尔，以及长鑫存储和长江存储等中国竞争对手。他们表示，在人手短缺、本已捉襟见肘的团队中， 倦怠感正在加剧。除韩某外，所有员工都要求使用假名，因为他们担心遭到公司的报复。 ...

索尼集团市场份额与财务表现 - 2024年索尼影像与传感解决方案部门（I&SS）销售额预计达1.799万亿日元，同比增长12%，营业利润2611亿日元，同比增长35%，均创历史新高 [1][4] - 2024年图像传感器市场份额为53%，与上一年持平，原定2025年60%的目标推迟至56% [1][3] - 2025财年I&SS部门预测销售额同比增长9%至1.96万亿日元，营业利润增长7%至2800亿日元 [4] 市场份额未达预期原因 - 主要客户销售额低于预期，中国高端市场竞争加剧导致份额增长停滞 [3] - 索尼半导体需在灵敏度/噪声、动态范围、分辨率、读出速度和功耗五大功能轴上进一步优化产品平衡性 [3] 业务战略与技术发展 - 移动设备图像传感器尺寸持续增大，推动销售额增长，2025财年设计订单进展顺利 [4][5] - 将引入新一代制造工艺，结合双层晶体管像素堆叠CMOS技术，提升分辨率、动态范围和功耗性能 [5] - 计划在2030年分阶段实施新工艺投资，规模或接近上一中期计划的9300亿日元，投资方式可能包括自主生产、合作伙伴或Fab-lite策略 [5] 其他业务领域 - 相机、工业设备及社会基础设施传感器业务保持稳定盈利 [6] - 车载传感器业务将谨慎评估市场增速与可行性，优化开发成本以实现中长期增长 [6] 公司结构调整 - 索尼否认当前有分拆半导体业务计划，强调需根据整体增长需求评估业务形态 [7]

DDR4现货价暴涨 - DDR4 8Gb和16Gb规格现货价单日暴涨近8%，本季以来报价已翻涨一倍以上，跨过DRAM厂损益平衡点并达到暴赚水准 [1] - DDR4 8Gb（1G×8）3200现货价从5月30日的2.73美元涨至3.775美元，半个月涨幅达38.27%，本季以来从1.63美元起涨已暴涨1.32倍 [2][3] - DDR4 16Gb（1G×16）3200现货价从5月30日的6.1美元涨至8.2美元，半个月涨幅34.42%，本季以来从3.95美元起涨已劲扬1.07倍 [3] 价格上涨原因 - 三星、美光等大厂锁定DDR5和HBM高阶市场，将陆续停供DDR4，导致市场担忧供给不足 [1][4] - 神秘买盘大举扫货DDR4，象征OEM/ODM厂正全力巩固货源 [4] - 现货价单日涨幅超5%极为罕见，通常因重大事件如工厂爆炸或地震才会发生 [1] 行业影响 - DDR4现货价已冲上2022年首季价位，当时南亚科毛利率达43.9%，华邦毛利率冲至48.6% [4] - 南亚科DDR3+DDR4占营收比重高达八成，近期罕见加码投入DDR4旧世代产能扩充 [5] - 钰创及晶豪科已开始接获客户订单，将成为这波价量齐扬的受惠者 [5] 市场展望 - 南亚科库存快速去化且后续产能被客户预订，预期DDR4下半年将延续价量齐扬格局 [4] - DDR4报价已高于DDR5，呈现价格倒挂现象，业界称至少十年未见如此大单日涨幅 [1]

代理人工智能（Agentic AI）在智能手机中的发展 - 核心观点：GenAI智能手机正从通信中心转变为具备情境感知能力的智能自主伴侣，硬件升级是实现这一转变的关键[1][3] - 行业趋势：智能手机将超越"你+"辅助模式，进入"你²"模式，AI成为用户的数字延伸，由边缘运行的个性化学习模型支持[3] 硬件挑战与升级需求 - 关键挑战：在电池寿命、处理能力和内存限制内支持AI功能增长，需边缘处理以实现低延迟、隐私保护和个性化[3] - 硬件升级方向：处理器（SoC）、内存、存储、电池、传感器、互连及热管理需全面升级[3] - 内存子系统：内存带宽增长滞后于计算性能，传统DRAM方案已接近瓶颈，需架构创新[5] 内存技术创新 1. **高级LPDDR标准** - LPDDR5X：当前标准，速度达10.7 Gbps[5] - LPDDR6：即将推出，带宽超14.4 Gbps，功率效率更高[5] 2. **内存处理（PIM）架构** - 将计算功能集成到内存中，降低延迟和功耗，潜力巨大但需标准化支持[7] 3. **宽I/O接口与先进封装** - 通过3D堆叠等技术扩展数据路径，提升带宽并优化热管理[11][13] 软件与模型优化 - **量化技术**：降低模型精度以减少内存和计算需求，保持准确性[15] - **小型语言模型（SLM）**：结合硬件创新，实现设备上高效AI性能[15] 行业协作与标准化 - 需SoC设计师、内存供应商、OEM、操作系统开发者和AI研究人员深度合作[16] - JEDEC等机构需加速LPDDR6等技术的标准化，确保互操作性[17] 未来展望 - 移动设备将实现完全自主的智能，需全行业共同投资下一代技术[17] - 目标是将智能手机转变为"真正智能的伙伴"，而不仅是硬件性能竞赛[17]

台积电与三星2纳米制程竞争 - 台积电和三星电子都将在2024年下半年生产2纳米制程芯片，抢单大战将更加激烈 [1] - 台积电已开始接收2纳米订单，预计在新竹宝山和高雄厂生产，首次采用GAA架构技术，效能提升10%-15%，能耗减少25%-30%，电晶体密度比3纳米提高15% [1] - 三星目标下半年生产2纳米芯片，可能用于Galaxy S26的Exynos 2600处理器 [1] 台积电2纳米制程优势 - 台积电2纳米制程良率已突破60%，跨越稳定量产门槛，而三星良率约为40% [2] - 台积电2纳米缺陷密度表现比肩5纳米家族，超越同期7纳米与3纳米，技术成熟度高 [3] - 台积电2纳米采用GAAFET架构，提升电晶体密度与效能，降低漏电流与功耗 [3] 台积电2纳米客户与产能规划 - 主要客户包括苹果、英伟达、AMD、高通、联发科及博通，AMD新一代EPYC处理器Venice已完成投片 [3] - 新竹宝山Fab 20厂2024年Q4启动工程线验证，月产能约3,000片，2025年Q4量产提升至3万片 [4] - 高雄Fab 22厂2024年Q4进机，2026年Q1量产，月产能3万片，2027年总月产能目标12万-13万片 [4] 台积电全球扩张计划 - 台积电加速扩建新竹宝山4座厂及高雄楠梓3座厂，总投资额逾1.5兆元，打造全球最大半导体制造聚落 [4] - 美国亚利桑那州Fab 21厂区P3将导入2纳米及A16制程，预计2028年量产 [4] 三星2纳米制程挑战 - 三星虽率先采用GAA架构生产3纳米芯片，但初期良率低，计划利用经验提升2纳米良率 [2] - 三星面临吸引科技大厂订单的挑战，以维持先进制程竞争力，并延揽前台积电高管韩美玲 [2]

玻璃中介层技术优势 - 玻璃中介层支持芯粒3D堆叠，实现硅中介层无法达到的垂直集成能力，通过实验验证在面积优化(2.6倍)、线长缩短(21倍)、功耗降低(17.72%)、信号完整性提升(64.7%)及电源完整性改善(10倍)方面显著优于硅中介层，但温度会升高15% [1] - 玻璃中介层独有的"5.5D"架构支持芯粒嵌入基板腔体，通过微过孔互连形成短距离垂直连接，结合RDL实现高密度布线，最小线宽/间距达2微米，面板级加工成本更低 [6][7] - 玻璃通孔(TGV)技术替代硅通孔(TSV)，实现更小直径(与硅相当)和更高带宽互连，同时支持电源分配网络(PDN)的平面化设计，阻抗降低10倍 [4][31][44] 芯粒集成方案对比 - 2.5D集成采用硅/有机/玻璃中介层并排封装芯粒，3D集成依赖TSV堆叠，玻璃是唯一支持芯粒嵌入基板实现非TSV堆叠的材料，可降低30%制造成本 [2][4] - 玻璃中介层微凸点间距最小(35微米)，逻辑芯粒面积仅0.67mm²，较硅(0.88mm²)和APX有机材料(1.20mm²)分别缩小24%和44%，内存芯粒面积保持0.67mm²不变 [18][20] - 垂直堆叠布局使玻璃中介层金属层数最少(3层)，总线长缩短21倍，而硅/有机中介层需4-6层金属层并采用横向布线，APX因50微米凸点间距导致绕线增加15% [33][36][38] 系统级性能验证 - 采用RISC-V OpenPiton双核架构验证，玻璃中介层逻辑芯粒工作频率达684MHz，功耗141.73mW，AIB I/O面积占比仅3.4%，性能与硅中介层(689MHz/138.76mW)相当但面积更优 [21][25] - 信号完整性测试显示玻璃中介层眼图最佳(眼宽1.401ns/眼高0.853V)，硅中介层因长线缆和多金属层穿越导致眼宽劣化64.7% [42] - 热分析表明玻璃中介层逻辑芯粒温度31.7°C，内存芯粒27.5°C，虽高于硅中介层(23.3°C)但远低于APX有机材料，嵌入式芯粒热量通过TGV向上传导的设计需优化散热 [46][49] 制造工艺创新 - 玻璃湿法刻蚀/激光钻孔实现可控腔体深度，表面平坦化工艺解决RDL不平整问题，紫外激光微过孔宽深比1:1，半加成法铜布线搭配50nm钛层提升附着力 [6] - 佐治亚理工学院PRC中心已实现2微米线宽/间距的玻璃中介层量产能力，CoWoS硅中介层线宽0.4微米但成本高30%，Shinko有机中介层通过薄膜层改进线宽 [15] - 协同设计流程整合Cadence Innovus(PPA分析)、西门子Xpedition(布线)和Ansys工具(热仿真)，实现签核级仿真精度 [12][14][45]