如果您希望可以时常见面，欢迎标星收藏哦~ 芯片行业对高性能有着"永不满足的渴望"。 在去年年底的IEDM大会上，台积电的 2 纳米逻辑平台演示成为一大亮点。 台积电N2 开发团队负责人 Geoff Yeap 在 IEDM 座无虚席的观众面前强调了该代工厂 N2 平台的每 瓦性能。Yeap 代表 60 多位 2 纳米平台论文的合著者表示："技术进步不仅仅关乎性能。它关乎节 能计算，这是移动、AI PC 和 AI 处理的关键支柱。" 台积电在 2 纳米节点采用纳米片晶体管，取代自 16 纳米节点以来采用的基于 FinFET 的晶体管。 NS 平台"以预计成本"满足所有全节点 PPA（功率、性能和面积）扩展指标。与之前的节点相比，速 度提高了 15%，功率提高了 30%，面积提高了 1.15 倍。Yeap 表示，随着风险制造的进行，2 纳米 技术将在 2025 年下半年投入大批量生产。 需求显然存在。 "自 2023 年第一季度生成式 AI 突破以来，AI 与 5G 先进移动和 HPC 一起点燃了整个行业对一流 先进节能逻辑技术的无限需求，"Yeap 表示。 NanoFlex 是台积电的术 语，指的是混合针对性能 ...

战略合作与技术创新 - imec与蔡司半导体制造技术公司(SMT)签署战略合作伙伴协议(SPA)，将合作延长至2029年，共同推进2纳米以下半导体技术的研发[1][3] - 双方自1997年起已开展多项联合项目，旨在延续摩尔定律，推动微芯片和内存处理器性能提升[3] - 合作重点包括高数值孔径EUV光刻技术，该技术对生产更强大、更节能的AI、自动驾驶、工业4.0等关键应用芯片至关重要[3] 试验生产线扩展 - imec正在比利时鲁汶扩展NanoIC试验线，涵盖半导体制造全价值链和技术链[5] - 蔡司将通过提供集成到ASML光刻扫描仪系统的光学元件支持试验线，并参与制造、工艺和测量技术研究项目[5] - 试验线旨在为行业提供先进半导体技术平台，用于创新探索、开发和测试，同时优化现有设备和方法以实现更小、更强、更节能的芯片[5] 行业合作与欧洲战略 - 双方合作符合《欧洲芯片法》目标，旨在加强欧洲技术主权、竞争力和韧性[7] - 蔡司对imec试验线的投资有助于保持欧洲在最新半导体设备领域的领先地位[7] - 该战略伙伴关系体现了欧洲合作伙伴间的凝聚力，对建立全球最先进的2纳米以下研发基础设施NanoIC试验线至关重要[8]

文章核心观点 - 计算机行业遵循“安迪比尔定律”和“摩尔定律”，当前智能手机创新不足，但硬件技术创新进入新一轮窗口期，折叠屏产品形态创新或带来更多应用可能，华为Pura X是华为在折叠屏领域的新探索，体现了华为的创新能力和对用户体验的关注 [1][2][5] 阔折叠，硬件的全新想象 - 折叠屏潜力巨大，具有更大、更灵活的信息承载量，能兼容多应用生态，基础技术已成熟 [5] - 华为Pura X采用1610阔型屏设计，展开后比例通行于手机、平板、PC，横竖使用体验佳，有效显示面积超30%，还具备AI眼动翻页和AI智能护眼功能 [6][7][8] - 华为在折叠屏技术积累深厚，鸿蒙操作系统5可适配新设备，为开发者提供契机，是华为探索折叠屏的底气 [10] 新体验，软件的生态布局 - 鸿蒙操作系统5无冗余代码，架构和微内核设计高效，适配当代移动互联网用户 [12] - 华为大折叠软件生态良好，主流APP适配性佳，华为Pura X体验独特沉浸，华为商城推出优惠活动 [12][13] - 华为开创平行视界和全景多窗功能，鸿蒙操作系统5底层功能设计使APP应用特色十足，鸿蒙开发者和应用数量增长，国民级应用深度适配 [13][14] - 华为Pura X发布是创新信号，余承东鼓励团队创新，以满足用户期望 [16] 想象力，华为的长期主义 - 华为Pura X上的技术是多年探索的结果，华为在折叠屏领域探索六年，有研发传统 [18] - 华为外折叠鹰翼铰链和内折叠双旋水滴铰链持续进步，折叠屏手机不断进化，还在CMOS滤光阵列等方面有探索 [19] - 华为的技术积累促成三折叠产品诞生，建立起折叠屏领域的护城河，华为Pura X是其想象力的答卷 [19][20]

半导体技术突破 - 加州大学圣巴巴拉分校(UCSB)团队利用二维(2D)半导体技术开发出新型三维(3D)晶体管NXFET，通道长度可缩小至5nm以下，显著提升性能和能效 [1][3][5] - 该技术通过将原子厚度的2D材料(如二硫化钨WS₂)横向堆叠成"纳米板"结构，集成密度提高十倍，同时降低器件电容和功耗 [3][5] - 3D栅极环绕(GAA)架构克服了传统硅基Fin-FET在10nm以下的短沟道效应限制，解决了亚阈值漏电流和开关不良问题 [2][3] 技术优势与验证 - 量子传输模拟工具(QTX)和密度泛函理论验证：2D半导体3D-FET在驱动电流和能量延迟积等指标上优于硅基3D-FET [7][8] - 纳米板FET架构充分发挥2D材料的量子力学特性，实现等性能指标下的微型化突破 [5][7] - 研究提供了从材料设计到制造集成的完整技术蓝图，支持摩尔定律延续 [8] 应用前景 - 技术适用于边缘AI、柔性电子和物联网超低功耗设备等新兴领域 [8] - UCSB计划深化产业合作加速技术商业化，并进一步优化模型以纳入缺陷散射等实际因素 [8] - 该突破巩固了加州大学圣巴巴拉分校在先进半导体研究领域的领导地位 [8]

作者 | Simple Investment Ideas 编译 | 华尔街大事件 台积电 ( NYSE: TSM ) 有望在未来几年内占据 AI 行业的大部分利润。该公司将最先进的技术 和不断增长的财务实力相结合，以巩固其作为全球领先专用芯片代工厂的地位。这一优势使台 积电在日益激烈的 AI 军备竞赛中从激增的 AI 芯片需求中获取价值。虽然许多公司都在设计 AI 硬件，但台积电在大规模生产这些芯片方面拥有无与伦比的能力，这意味着它在未来可能会 获得更大的行业利润份额。 台积电在工艺节点工程方面 领先多年 ，在大规模生产高产量芯片方面也有成功记录。台积电 的财务实力只会进一步巩固该公司的主导地位。台积电的专业芯片制造知识和资本密集度创造 了一条似乎越来越难以逾越的竞争护城河。与此同时，当前的人工智能趋势正在改变芯片设 计，这只会进一步巩固台积电的主导地位。 台积电能够超越那些最积极进取、资金最雄厚的竞争对手的一个核心原因是其拥有丰富的专业 知识。先进的半导体制造工艺处于无法轻易复制或购买的顶端。相反，它是数十年工艺改进、 边学边做和克服无数工程挑战的结晶。台积电的晶圆厂本身就是 极其复杂的运营 ，充满了数 十 ...

文章核心观点 - 中国智能电动车产业能力溢出使技术平权成为可能，吉利推出“千里浩瀚”智能驾驶系统，选择以安全为战略价值取向，从硬件到软件全场景部署保障智驾安全，在算力、算法与数据上汇聚“三驾马车”，且安全和技术理念刻在基因里，站在赢得未来竞争的长线战略上 [2][3][4] 行业发展现状 - 中国智能电动车产业能力溢出，技术平权趋势明显，新能源车渗透率在2024年快速穿过50%，多家车企推出智能驾驶平权战略 [2] - 智能驾驶技术发展迅速，算法不断迭代，从规则算法到BEV+transformer，再到“端到端”的one model模型技术 [23][24] 吉利智驾战略 - 3月3日吉利宣布推出“千里浩瀚”智能驾驶系统，规划5大层级智驾方案，覆盖不同价位段产品，率先在部分车型搭载，今年下半年更多产品将搭载 [4][5] - 吉利以安全为战略价值取向，凭借百亿公里智驾里程数据积累、卫星互联技术、L3级冗余设计，推动智驾和安全平权 [5] 吉利智驾安全保障 - 硬件上为智能驾驶安全提供冗余性设计，“千里浩瀚”H1起步配置方案算力超100TOPS，H9方案具备全冗余、全备份的L3架构，车端算力突破1500TOPS [12] - 人驾场景下构建720°智能安全防护体系，主动安全功能针对痛点设计，如AEB自动紧急制动、AES优雅避险系统等 [14] - 低速场景推出开门预警、通用障碍物刹停等安全功能，泊车支持复杂场景，成功率提升23%，行车推送无图城市NOA，D2D功能结合VLM技术降低操作门槛 [16][17] - 航天领域布局赋能智能安全平权战略，未来出行星座在轨卫星30颗，可实现24小时全球90%区域覆盖，智驾系统与卫星互联融合可提前预知灾害并预警 [17] 吉利智能技术底座 - 算力上成立“智能汽车算力联盟”——星睿智算中心2.0，算力资源超越万卡级别，综合算力提升到23.5EFLOPS，大幅领先行业 [28][29] - 数据上有百万量级智能驾驶车辆提供数据，自研AI - Drive大模型与世界模型融合，具备场景生成与规划能力，每小时生成“万公里级”复杂驾驶工况，提升训练效率30倍 [31][32] - 算法上布局VLA和通用大模型等技术，星睿大模型与DeepSeek融合，联合开源两款阶跃Step系列多模态大模型，提升场景理解、决策优化和持续学习能力 [35][36] - VLA技术将快速上车，可取代初代端到端技术，敲开自动驾驶大门，未来汽车将通向智能机器人，带来具身智能商业版图 [44] 吉利安全基因与发展基础 - 2010年收购沃尔沃后将安全基因刻进企业战略，承袭沃尔沃安全和可靠性理念，为近10年发展奠定基础 [48][49] - 2023年成为国内首批进入NOA沙盒试点企业，2024年率先通过所有NOA功能测试项目，具备L2级智驾能力的车辆超750万辆，实际行驶数据累计百亿公里 [50][51]

半导体制造技术竞争 - 台积电、英特尔、三星和日本Rapidus正在2纳米工艺上展开激烈竞争，台积电虽实力雄厚但面临追赶者压力 [1] - 在2nm尚未大规模量产时，行业已开始关注1纳米技术研发 [1] - 台积电组建团队加速1纳米研发，并计划在台湾南部建设1纳米超级晶圆厂，包含6条生产线（P1-P3为1.4nm，P4-P6为1nm） [6] - 台积电计划提前推出1纳米工艺，原定2027年推出的1.4nm工艺提前至2026年，以巩固市场领先地位 [7] 光刻技术进展 - ASML与Imec建立五年合作，专注于2nm以下工艺，提供包括High-NA EUV（0.55数值孔径）在内的最新光刻设备 [3] - High-NA EUV系统单台成本达3.5亿美元，可实现单次曝光8nm分辨率，是2nm以下节点的关键 [4] - Imec首次在比利时鲁汶的研究线直接使用High-NA EUV技术，加速研发进程 [4] - 日本DNP成功开发支持2nm EUV光刻的光掩模，图案比3nm小20%，并完成High-NA兼容评估 [7][8][9] - DNP目标2027财年量产2nm光掩模，并与Imec合作推进1nm技术 [9] 1纳米技术路线图 - Imec在2022年公布1纳米晶体管路线图，涵盖从FinFET到GAA纳米片、CFET及原子通道设计的演进 [11] - GAA/纳米片晶体管将在2nm节点首次亮相，CFET晶体管预计2032年问世 [12] - 行业面临设计成本飙升（单线程性能增益从每年50%降至5%）与AI算力需求每6个月翻倍的挑战 [13][14] - High-NA EUV光刻机（0.55孔径）预计2026年量产，可将晶体管密度提升至~1000 MTr/mm² [15] - 背面供电技术（BEOL改进）和3D互连等创新将支撑未来密度与性能提升 [16][17][18] 行业趋势与创新方向 - 摩尔定律在晶体管密度上仍有效，但经济性（每晶体管成本）面临挑战 [13] - 系统技术协同优化（SCTO）、新材料（如石墨烯）及量子计算技术被视为长期解决方案 [14][17][18] - 台积电同步推进2nm（台湾）和4nm（美国亚利桑那州）量产，应对AI芯片需求激增 [7]

3D-IC与小芯片技术发展现状 - 3D-IC和小芯片技术引发行业兴奋，但技术难度和成本限制其仅被少数公司采用，且这些公司尚未充分体验到异构集成或重用的优势 [1] - 十年前Marvell尝试创建多芯片组合架构以降低功耗和成本，但最终只有极少数公司具备开发能力 [1] - 6G无线通信等特定应用场景适合采用3D-IC技术，可实现天线阵列与处理电路的紧凑集成 [1] 技术驱动因素与挑战 - 摩尔定律显著放缓推动小芯片技术发展，通过封装更多硅片提升性能成为必要选择 [1] - 3D-IC技术优势包括性能提升、功耗降低和设计小型化，应用范围从移动设备延伸至AI、超级计算机和数据中心 [1] - 当前3D-IC使用者主要为垂直整合的大型公司，因其具备全流程设计能力和充足资金支持 [2][4] - 单片SoC面临掩模版限制和良率问题，当芯片尺寸过大时良率下降导致生产不经济 [5] - AI芯片需要更多SRAM但SRAM在5nm节点后停止缩放，3D堆叠可优化缓存层次结构 [6] 技术实现路径 - 3D-IC与PCB缩小的本质区别在于比较基线是单片芯片而非PCB，目标是将单片芯片分解 [4] - HBM成功案例展示将外部组件引入封装的价值，微凸块技术使裸片间通信带宽提升5个数量级 [4] - 不同组件可采用最佳工艺节点，仅将受益部分迁移至新节点，避免全盘重新设计 [6] - 混合键合技术能解决热挑战并提供高连接性/低功耗，但涉及硅片极薄化和精细铜键合 [7] 市场应用与经济性 - 数据中心和AI应用因高性能需求成为3D-IC主要采用者，其他行业仍在等待经济性改善 [7] - 移动客户对3D-IC持观望态度，5nm至2nm节点转换带来的性能提升有限而成本激增 [7] - 采用chiplet设计需多次流片和高额NRE投入，与单片方案相比初期成本门槛更高 [7] 技术瓶颈与创新方向 - HBM仍使用微凸块连接内存，供应商正在开发混合键合方案 [8] - 无PHY架构需晶圆级堆叠实现细粒度互连，但面临背面金属和I/O取出的技术挑战 [8] - 异构堆叠需解决新旧技术节点信号电平差异问题，数字IP集成在旧节点中空间受限 [8] - 芯片重复使用需尺寸匹配否则造成面积浪费，但允许不同制程（如5nm与3nm）组合 [8] 发展前景 - 3D-IC技术目前仍属昂贵选择，主要应用于数据中心AI领域，大众市场普及尚需时日 [9] - 需在接口标准、工具方法等方面取得突破才能超越垂直整合公司的应用范围 [9]

核心观点 - 北京大学团队研制出世界首例低功耗高性能二维环栅晶体管及逻辑单元，速度和能效同时超越硅基物理极限，成为目前全球最快、能耗最低的晶体管 [1][4] - 该技术采用新型铋基二维半导体材料（Bi₂O₂Se）及自然氧化物栅介质（Bi₂SeO₅），实现材料与架构双维度革新，有望推动芯片领域技术革新并为中国集成电路制造赢得主动 [4][9] - 团队已制作出小型逻辑单元，正为规模化量产奠定基础，同时发现该晶体管在传感、存储、计算一体化集成方面的潜力 [12] 技术突破 - **架构革新**：二维环栅晶体管采用全环绕栅极结构，接触面积增加，静电控制能力显著提升，性能超越FinFET和硅基GAAFET [5][6] - **材料优势**：铋基二维材料具有超高迁移率、原子级平整界面及高稳定性，其自然氧化物栅介质介电常数大，可降低栅控电压并减少漏电 [9][14] - **性能数据**：在相同工作条件下，该晶体管速度达国际最先进硅基芯片的1.4倍，能耗仅为其90%，且随工艺精度提升优势将进一步扩大 [9][19] 研发历程 - **偶然发现**：硒氧化铋材料源于实验误差，团队通过系统评估确认其半导体性能及工业应用潜力 [15][16] - **持续深耕**：团队自2017年起陆续在《自然》子刊发表阶段性成果，包括二维鳍式晶体管及本次环栅晶体管，形成完整技术路径 [16] - **跨学科协作**：团队整合化学、物理、电子等多学科背景，通过思想碰撞推动创新，并依托北大电子学院高精度加工平台实现器件构想 [18][21] 行业意义 - **技术代际**：二维环栅晶体管被视为"后摩尔时代"集成电路的最优解之一，其突破标志着从硅基到二维材料的跨代升级 [4][8] - **国产化路径**：铋基材料体系由我国自主开发，可依托现有加工技术实现性能超越，为避开硅基技术封锁提供"换道超车"可能 [14][19] - **应用扩展**：除逻辑芯片外，该技术还可用于高性能传感器、柔性电子器件及感存算一体化集成，拓展摩尔定律失效后的创新空间 [12][18] 团队理念 - **科研方法论**：强调从反常现象中挖掘规律，通过扎实分析将偶然发现转化为系统性突破，如鳍式结构的外延集成应用 [17] - **产业化基础**：团队注重材料制备工艺与装备研发，已实现石墨烯晶圆量产经验，正推动铋基材料稳定制备以支撑技术落地 [22] - **长期主义**：坚持"制备决定未来"理念，对标硅基发展历程，逐步攻克材料、器件到量产的各个环节 [16][22]

行业竞争格局 - 台积电、英特尔、三星和日本Rapidus正在2纳米工艺领域展开激烈竞争，台积电虽实力雄厚但面临追赶者压力[1] - 在2nm尚未量产时，行业已开始关注1纳米技术研发，显示技术迭代加速[1] 光刻技术进展 - ASML与Imec建立五年合作，专注于2nm以下工艺开发，涉及High-NA EUV等最新光刻工具[3] - 合作内容包括Twinscan NXT/EXE光刻系统、YieldStar计量方案和HMI检测工具[3] - High-NA EUV系统单台成本达3.5亿美元，新协议使Imec首次能在自有设施直接使用该技术[4][5] 台积电1nm布局 - 台积电组建1nm研发团队，计划在台湾南部建设含6条生产线的Giga-Fab超级晶圆厂[6] - 前三座厂(P1-P3)生产1.4nm芯片，后三座(P4-P6)专注1nm芯片，可能扩展至0.7nm工艺[6] - 公司计划2026年量产1.6nm工艺，比原计划提前一年，三星和英特尔预计2027年推出1.4nm工艺[7] 光掩模技术突破 - 日本DNP实现2nm EUV光掩模所需精细图案分辨率，比3nm工艺缩小20%[9][10] - 完成High-NA EUV光掩模标准评估并开始供应样品，目标2027财年量产2nm光掩模[10] - 与imec合作推进1nm光掩模技术研发，建立与传统EUV不同的制造工艺流程[10] 1nm技术路线图 - Imec公布1nm晶体管路线图，涵盖A7(0.7nm)至A2(0.2nm)节点创新设计[12] - GAA/纳米片晶体管将在2nm节点取代FinFET，CFET晶体管预计2032年问世[12][13] - 机器学习需求每6个月翻倍，需通过尺寸缩放、新材料和系统优化三方面应对[14] 制造工艺挑战 - High-NA EUV光刻机(0.55孔径)预计2026年量产，可实现单次曝光8nm分辨率[16] - 背面供电技术可提升晶体管密度和性能，但需解决散热问题[17] - 互连技术成为主要瓶颈，研究石墨烯等新材料替代铜导线[18] - 3D芯片设计EDA软件缺乏制约3D互连技术发展，正与Cadence合作开发解决方案[19]