射频前端技术难度分布 - Sub3G L-PAMiD等高集成度模组位于难度金字塔顶端，需要覆盖700MHz-2.7GHz广泛频段，集成多颗PA、LNA、滤波器或双工器，开发需大量工程师联合调试，解决频段间干扰管理问题 [1] - 频段碎片化带来设计挑战，需支持全球漫游和多个频段组合的CA功能，对滤波器及模组化频率合成技术要求高，需特定带外频段抑制度和相位控制 [1] - 面积尺寸要求高，封装工艺复杂，指甲盖大小需集成10-20颗die及数十颗电感电容，需开发倒装封装工艺解决PA发热形变问题，采用WLP封装或叠die等复杂工艺 [1] - 滤波器工艺要求复杂，2GHz以内使用SAW滤波器（normal SAW/TC SAW/POI/IHP SAW），2GHz以上需BAW滤波器，技术门槛高，长期被博通和Qorvo垄断 [1] 中国射频前端产业进展 - 唯捷创芯(VC)和昂瑞微最早实现Phase 7LE架构Sub3G模组大规模量产，国产厂商与外资大厂在Phase8 L-PAMiD领域同台竞技 [2] - 分离方案技术门槛最低，是中国企业最早突破并占据绝大多数份额的领域，但集成度低，主要应用于低成本机型 [3] - 国内企业通过长期研发投入，初步掌握SAW/BAW滤波器、SOI、GaAs工艺等核心技术 [3] - 华为2019年制裁和2024年美国加征关税推动两波国产替代浪潮，华为、小米、OPPO、vivo等品牌提供试错机会和市场入口 [3] - 资本市场支持使国内企业能承担高强度研发投入，逐步缩短与国际巨头技术差距 [3] 技术演进方向 - 技术朝更高性能、更高集成度、更小尺寸方向发展，演进速度不断提速 [4] - ET和APT技术通过动态调整供电电压降低5G终端功耗和发热，Doherty架构PA提高回退效率，适合5G高效率大功率场景 [4] - 双面BGA及小型化封装突破尺寸限制，通过三维堆叠和双面贴装实现更高集成密度 [4] - 超小面积/超薄厚度迎合智能手机轻薄化需求，同时对散热和电磁兼容设计提出挑战 [4] - 电动汽车智能化和网联化打开新应用场景，需满足高可靠性要求；卫星通信需大功率、高效率射频前端 [4] 细分领域突破 - 超宽带技术通过单放大器覆盖多频段减小模块尺寸和成本，载波聚合技术要求射频前端高线性度和隔离度 [5] - Sub6G模组覆盖3.3-4.2GHz和4.4-5.0GHz频段，频段数量较少，滤波要求略低，慧智微电子凭借可重构架构实现突破并量产 [5] - L-DiFEM集成LNA、开关和滤波器于单一芯片，需精湛SOI/SOS工艺，卓胜微最早实现量产 [5] - 高性能Tuner需极高线性度和低寄生，设计难度集中在Ron/Coff及耐压优化；高集成度卫星PA需兼顾高功率、高效率和高可靠性，解决热管理问题 [5] 产业发展与竞争格局 - 中国射频企业从分离方案领先到Sub6G模组跟进，再到Sub3G模组突破，逐步从技术追随者向标准制定者靠近 [6] - 全球市场格局处于重构前夜，中国厂商凭贴近市场、响应迅速、创新活跃优势，有望在5G-A和6G时代赢得更大份额 [6] - AI与通信融合、通感一体化、太赫兹通信等前沿领域提供同一起跑线机会 [6] - 核心材料、高端制造设备和EDA工具等领域仍存在薄弱环节，需补齐短板实现完全自主可控 [6] - 未来五年是从"并跑"到"领跑"关键窗口期，需产业链协同打造全球竞争力生态系统 [6]

公司背景与产品定位 - Condor Computing是晶心科技子公司 专注于开发可授权RISC-V内核 商业模式与Arm和SiFive类似[2] - 公司于2023年成立 但晶心科技在成立前已具备RISC-V设计经验并开发过多个RISC-V内核[2] - 核心产品Cuzco定位高性能RISC-V领域 与SiFive P870和Veyron V1同级 性能超越阿里巴巴T-HEAD C910和SiFive P550等已量产核心[2] 核心架构设计 - Cuzco采用8位宽乱序设计 配备256个ROB条目 在台积电5nm工艺下目标时钟频率为2GHz（慢速-慢速）至2.5GHz（典型-典型）[6] - 流水线包含12个阶段 错误预测惩罚为10周期 采用高度可配置设计 支持可变执行片数量 L2 TLB大小 簇外总线宽度及L2/L3容量调整[6][7] - 核心可组成最多8核心的簇 通过CHI总线连接系统 支持客户自定义片上网络实现多簇扩展[7] 前端与分支预测 - 采用TAGE-SC-L分支预测器 结合标记几何 统计校正器和循环预测器技术 基础组件使用16K双峰计数器条目表[11][12] - 配备8K入口两级分支目标缓冲区(BTB) 32入口返回堆栈及间接分支预测器[14] - 指令缓存为64KB八路组相联 配合64条目全相联TLB 每周期最多处理8条指令[14] 重命名与调度创新 - 首创"基于时间"的静态调度方案 通过时间资源矩阵(TRM)预测未来256周期资源利用率 搜索窗口为8周期[18][23] - 与传统动态调度相比 该方案节省功耗并降低复杂度 无需修改ISA或编译器即可获得最佳性能[4][18] - 在基准测试中 Specint2k6/GHz性能与默认配置相比变化范围在-1%至+4.2%之间[27] 执行单元配置 - 执行资源分组为多个切片 每个切片包含一对流水线 支持所有RISC-V指令[33] - 每个切片配备4个寄存器读取端口和2个写入端口 每周期最多执行2个微操作[33] - 支持256/512位VLEN矢量处理 每切片含1个FMA单元 FP32峰值吞吐达每周期8次FMA操作 FP加法延迟2周期 乘法及乘加延迟4周期[34] 内存子系统 - 加载/存储单元含64项加载队列 64项存储队列和64项数据缓存未命中队列[36] - L1D缓存为64KB八路组相联 延迟4周期 带宽64B/周期 L2缓存最大8MB 延迟18周期 L3缓存最大256MB 延迟38周期[38] - 采用物理索引物理寻址(PIPT)机制 配备64条目全相联数据TLB L2 TLB支持1K/2K/4K条目可配置[38] 集群与缓存系统 - 每集群8核心共享L3缓存 通过交叉开关连接 切片数量与核心数量匹配 每切片提供64B/周期带宽[43] - 系统请求通过64B/周期CHI接口发出 集群外拓扑由实施者自定义[43] - 缓存未命中采用重放机制 L3命中会导致消费指令执行三次（分别对应L1D命中预测 L2命中预测和实际L3命中）[50] 技术突破与行业意义 - 首次在RISC-V领域实现基于时间的静态调度方案 突破传统乱序执行设计范式[52] - 保持完全软件兼容性 无需依赖编译后微码缓存 避免代码局部性差时的性能衰减[52] - 通过指令重放机制有效处理可变延迟指令 重放率为每1000条指令70.07次[27][29]

公众号记得加星标⭐️，第一时间看推送不会错过。 佳能 LI8030SA 的定位并非面向大众市场，而是面向监控、医疗和工业图像处理等高度专业化的行 业。在 2025 年 P&I 展会上，这款传感器被放置在玻璃后方进行展示，这通常清楚地表明它仍处于 开发阶段。佳能已经开始接受意向书，尽管最初的型号并非用于传统相机。然而，这项技术未来也可 能影响佳能的商用传感器。 凭借4.1亿像素的传感器，佳能令人印象深刻地展示了这一领域的发展方向。然而，对于业余摄影师 来说，这款传感器仍然是一个遥不可及的梦想。毕竟，我们大多数人并不需要如此高的分辨率。然 而，在专业领域，它却开辟了新的维度。 据佳能介绍，这颗新开发的CMOS传感器拥有相当于24K的分辨率（相当于全高清的198倍，8K的12 倍）。用户可以裁剪该传感器捕捉到的图像的任意部分，并在保持高分辨率的同时进行大幅放大。许 多超高像素CMOS传感器通常采用中画幅或更大画幅，而这款超高分辨率传感器则采用35mm全画幅 格式。这使得它可以与全画幅传感器的镜头组合使用，并有望为拍摄设备的小型化做出贡献。由于 CMOS传感器的数据读取时间会随着像素数量的增加而延长，因此实现超高像素 ...

Basilisk项目技术突破 - 苏黎世联邦理工学院推出34平方毫米RISC-V SoC Basilisk 采用德国IHP开源130nm BiCMOS工艺制造 完全通过开源EDA工具开发并支持完整Linux系统 [2] - 芯片集成OpenHW集团CVA6单发射有序RV64GC CPU内核 配备MMU 指令/数据缓存和HyperRAM控制器 性能对标SiFive P800及Andes AX46商用级处理器 [6] - 在1.2V标称电压下运行频率达64MHz 最高电压1.64V时峰值频率提升至102MHz 0.88V低电压状态下实现18.9 MFLOP/s/W能效峰值 [7] 开源EDA生态进展 - YosysHQ推动完全开源工具链（Yosys OpenROAD）实现芯片流片 OpenROAD作为RTL至GDSII全流程开源工具 获欧洲开放EDA路线图及FOSSi基金会支持 [5] - 通过综合与布局布线优化 开源EDA工具已达到工业标准 下一代项目将基于GlobalFoundries 22FDX工艺 晶体管数量扩增10-20倍 目标算力超1 TFLOP/s [9] - 开源工具降低芯片设计门槛 为大学提供人才培养平台 同时为商业EDA供应商提供AI驱动工具开发框架 扩大行业创新渠道 [9] 区域战略与行业格局影响 - 欧洲（瑞士SwissChips计划）与中国正加速开源芯片与自主IP布局 而美国半导体企业仍依赖传统授权模式与专有供应商保障体系 [3][4][11] - 开源芯片趋势对现有IP和EDA供应商构成威胁 RISC-V国际组织成员未积极支持生态系统发展 因开源模式可能削弱许可制商业模式 [2][4] - 项目体现国家战略主权导向 政府与研究机构将开放硅片视为打破技术壁垒的关键 为初创公司及实验室提供低成本替代方案 [11]

客户集中度分析 - 英伟达前两大客户在2024年7月季度合计贡献39%收入，其中客户A占23%、客户B占16%，集中度显著高于去年同期（前两大客户分别占14%和11%）[2] - 收入来源高度依赖少数大型买家，尤其是云服务提供商，引发市场对增长可持续性的关注[2] 客户身份与结构 - 客户A和客户B身份未公开，但行业推测可能为微软、Meta、亚马逊、谷歌或甲骨文等科技巨头[5] - 公司客户分为直接客户（系统集成商、分销商、OEM厂商）和间接客户（云服务商、互联网公司、企业），后者通过直接客户采购芯片[5] - 两家间接客户（通过客户A和B采购）本季度分别贡献超10%收入，另有一家"AI研发公司"通过双渠道提供可观收入[7] 市场需求与增长动力 - 各类客户对AI系统需求保持强劲，包括企业、新兴云服务商（以AI服务挑战传统云厂商）及外国政府[7] - "主权AI"计划预计每年带来高达200亿美元收入机会[7] - AI基础设施市场到2030年规模预计达3-4万亿美元，其中英伟达在500亿美元AI数据中心建设中可占据约70%成本份额[8] - 前四大超大规模数据中心资本支出在两年内实现翻倍增长[8] 行业观察与分析师观点 - 部分分析师认为盈利预测上调空间有限，需等待2026年云服务商资本支出预期进一步明确[7] - 公司承认收入集中于少数客户的趋势可能持续，但未透露具体客户信息[5][7]

AMD下一代GPU产品战略 - 基于RDNA 4架构的Radeon RX 9000系列不直接挑战英伟达高端桌面GPU 其顶级型号RX 9070 XT对标英伟达中端显卡RTX 5070 Ti [2] - 高级研究员Laks Pappu负责数据中心GPU及Navi4x/Navi5x架构开发 工作涉及基于封装技术构建2.5D/3.5D芯片组和单片图形SoC [2] 技术开发与人员背景 - Laks Pappu于2022年8月加入AMD 此前在英特尔工作25年 负责DG1、Alchemist和Battlemage等独立显卡项目 [3] - 高端GPU开发周期通常为2.5到3.5年 涵盖架构定义、物理实现及硅片生产阶段 [3] - Pappu虽未直接负责RDNA 4/CDNA 4架构定义 但对Radeon RX 9000及Instinct MI350系列产品有重大影响 [3] 多芯片架构技术挑战 - 图形处理负载需超高速低延迟通信 多芯片设计面临同步开销、延迟损失及一致性要求等性能瓶颈 [4][5] - 多芯片架构需先进封装技术（如Infinity Fabric或CoWoS） 增加成本与功耗 [5] - 软件需将多芯片GPU呈现为单一设备 增加系统复杂性 [5] 多芯片设计应用前景 - AMD已在数据中心和消费级CPU中采用多芯片设计 Radeon RX 7900系列Navi 31处理器采用分解式设计（1个GCD+6个缓存/控制器芯片） [6] - 多芯片设计可提高硅片良率但增加封装成本 若解决计算分解问题 可能用于客户端GPU [5][6] - Laks Pappu在英特尔期间曾探索多芯片"光环"GPU 目前主导基于RDNA 5架构的2.5D/3.5D芯片组开发 [7] 产品发布周期规划 - RDNA 4架构产品预计2024年底或2025年3月发布 RDNA 5架构预计2026年底或2027年初发布 [7] - 截至2025年8月 RDNA 5（Navi 5x）处于流片或流片后早期阶段 硬件测试与性能评估正在进行中 [8]

超以太网（UE）技术概述 - 超以太网（Ultra Ethernet）1.0规范为AI和高性能计算（HPC）系统定义了一套变革性的高性能以太网标准 其核心创新是超以太网传输层（UET） 这是一种可完全通过硬件加速的协议 专为超大规模系统中的可靠、高速、高效通信而设计[2] - 超以太网充分利用以太网庞大的生态系统 相比InfiniBand实现每传输1比特数据带来千倍级计算效率提升 开启高性能网络新时代[2] 技术发展背景与动因 - 传统InfiniBand和RoCE协议存在明显局限性 包括要求网络提供无损传输能力、严格按序交付数据包 以及依赖优先级流控（PFC）机制导致拥塞扩散和队首阻塞问题[4][5][6] - 过去25年晶体管成本降低超过10万倍 而带宽仅从SDR提升至XDR 增幅仅为100倍 这使得网络架构设计人员在每传输1比特数据时可利用的计算资源增加1000倍以上 促使企业重新思考AI和HPC网络协议栈设计[7] - 2022年第一季度 AMD、博通、HPE、英特尔和微软等公司组建工作组 基于各企业内部研发成果打造下一代以太网开放标准 该项目最初名为HiPER 后更名为超以太网（UE）[8] 超以太网联盟（UEC）与核心原则 - 2023年7月 超以太网联盟（UEC）由AMD、Arista、博通、思科、Eviden、HPE、英特尔、Meta和微软联合正式宣布成立 作为Linux基金会联合开发基金会旗下的开放项目 截至2024年底 成员公司已超过100家 参与人数超过1500人[9] - 联盟核心原则包括：大规模可扩展性（支持数百万个网络端点）、高性能（通过高效协议实现 如无连接API建立耗时可低至纳秒级）、与现有以太网数据中心部署兼容性（仅需交换机支持ECMP和基础ECN功能）、厂商差异化（在确保互操作性的前提下支持厂商创新）[9][10][11] 网络架构与关键特性 - 超以太网将网络划分为三种基本类型：本地网络（纵向扩展型 连接CPU与加速器 传输距离达10米 延迟目标为亚微秒级）、后端网络（横向扩展型 连接计算设备的高性能网络）和前端网络（传统数据中心网络）[12] - 关键特性包括：高可扩展性无连接传输协议、原生支持逐包多路径传输（数据包喷洒）、支持可靠与不可靠两种传输模式、创新性拥塞管理方案、支持纯硬件/纯软件/软硬件混合部署、集成端到端加密与认证功能、链路层优化支持硬件加速[18] - 超以太网提供三个配置文件：HPC配置文件（最丰富功能集 针对MPI和OpenSHMEM工作负载优化）、AI Full配置文件（AI Base的超集 支持精确标签匹配）、AI Base配置文件（实现复杂度最低）[24] 技术实现细节 - 采用ECMP数据包喷洒技术实现负载均衡 通过为每个数据包分配不同熵值（EV）避免流量极化现象 实现统计意义上的均匀分布[16][21][22] - 传输语义子层（SES）采用受Portals 4规范启发的有线协议和语义 实现高效、轻量级的libfabric提供程序 支持两种地址解析模式（相对寻址和绝对寻址）[29][30][31] - 提供多种消息处理机制：会合协议（HPC配置文件）、可延迟发送（AI Full配置文件）和接收方发起（AI Base配置文件） 优化不同场景下的消息传输效率[38][40][41] - 数据包交付子系统（PDS）管理数据包可靠传输 支持四种传输模式：可靠无序交付（RUD）、可靠有序交付（ROD）、不可靠无序交付（UUD）和幂等操作可靠无序交付（RUDI）[49][50][51] - 拥塞管理子系统（CMS）提供两种互补算法：基于网络信号的拥塞控制（NSCC）和基于接收端信用的拥塞控制（RCCC） 分别针对不同拥塞场景（入向拥塞、出向拥塞和网络内拥塞）进行优化[65][70][71][72][73] - 传输安全子系统（TSS）采用零信任安全模型 提供端到端机密性和认证服务 支持多种密钥管理机制和防重放攻击方案[80][81][84][86] 物理层与链路层特性 - 物理层（PHY）基本未因UE而改变 保持与任何以太网部署兼容 首批UE产品支持100G/lane或200G/lane信令[27] - 链路层引入两项独立可选特性：链路层重试（LLR）和基于信用的流控制（CBFC） 通过LLDP与对等设备协商启用[87][88]

半导体前道量测设备行业概述 - 中国半导体设备国产化率较低 先进制程设备国产化迫在眉睫 尤其AI算力芯片产能扩建加速对设备需求激增 [1] - 芯片制造需上百台设备配合 经历400-500道工序 光刻机与刻蚀机是典型设备 [1] - 前道量测设备中套刻测量设备(Overlay)是实现国产化零突破的关键设备 用于检测各层平面图形对准精度 [3][5] Overlay设备技术特性 - Overlay设备测量层间套刻误差 误差来源包括光刻机自身曝光图形畸变/平台误差 及其他工艺环节导致的晶圆翘曲 [7] - 套刻误差允许范围与关键尺寸(CD)相关 28nm工艺要求关键层误差≤6nm 14nm要求≤5nm 7nm要求≤3nm 5nm/3nm要求≤2.5nm/2nm [11][18] - 设备与光刻机配套使用 通常1台光刻机配置1.5-3台Overlay设备 先进制程需求比例更高 [8] 技术路径分析 - IBO(基于图像测量)通过光学显微镜直接获取套刻标识图案 适用标识包括Box-in-Box/Bar-in-Bar/AIM等类型 [14][15] - DBO(基于衍射测量)通过分析反射光衍射光谱计算误差 支持更小标记面积 具备in die标记潜力 [20] - 中国大陆晶圆厂目前以IBO技术路径为主 因制程多集中在14nm及以上且考虑工程师使用习惯 [26] 市场竞争格局 - 全球Overlay市场由KLA和ASML双寡头垄断 合计占90%份额 KLA占60-70% ASML占约30% [24] - KLA以IBO技术为主 Archer系列覆盖28nm至5nm以下制程 DBO系列ATL支持10nm以下节点 [24][25] - ASML以DBO技术为主 Yieldstar系列支持5nm及以下制程 凭借光刻机协同优势切入市场 [24][25] - 2024年全球Overlay设备市场规模约14亿美元 KLA收入约10亿美元 ASML约4亿美元 [33] 中国市场需求与国产化进展 - 2024年中国大陆Overlay市场规模约4.5亿美元(30亿元人民币) 其中国产化率几乎为零 [33] - 28nm产线每万片产能需约3台Overlay设备 14nm需3-4台 先进制程需求密度持续提升 [22] - 无锡埃瑞微半导体为国内主要厂商 核心团队源自KLA 具备IBO+DBO双路径技术能力 [34] - 埃瑞微首款产品IOL100对标KLA Archer500 支持28-14nm工艺 部分参数接近但吞吐量(130片/小时)略低于KLA(150片/小时) [35][36] 技术壁垒与产业链挑战 - Overlay设备需满足精度/速度/一致性/稳定性四大核心指标 测量精度要求达目标值1/10(如28nm工艺需0.6nm精度) [27] - 设备性能依赖光源及光学模组/对准系统/运动平台等硬件系统 运动平台需实现亚微米级控制并配备减震系统 [29] - 设备一致性(Tool-to-Tool Matching)要求极高 14nm制程需达0.3nm 是进入量产线的必要条件 [31] - 国产零部件在光学和运动台等关键环节与国际存在差距 需设备厂商与供应链深度协同开发 [38]

三星电子美国泰勒工厂投资恢复与2纳米工艺布局 - 三星电子恢复对泰勒工厂的投资，计划从9月开始分两批部署人员（9月和11月），并已订购代工设备[2] - 泰勒工厂原计划生产4纳米工艺，但因客户合作失败调整，现转为2纳米工艺生产线，目标为特斯拉AI芯片供应[3] - 工厂目前配备单洁净室，预计明年年底产能达每月16,000至17,000片12英寸晶圆，总投资额约28.9亿美元（以17,000片晶圆计算）[4] - 设备安装后需工艺稳定期，2纳米工艺稳定期约11个月，量产预计于2026年底或2027年初启动[5] - 三星计划通过泰勒工厂吸引美国大型科技客户（如英伟达、苹果、高通、AMD），长期目标为扩建至四间洁净室，月产能60,000至70,000片晶圆[5] 全球2纳米半导体市场竞争格局 - 台积电已接获2纳米订单，计划2024年下半年在台湾宝山和高雄晶圆厂量产，采用环栅晶体管架构，性能提升10%-15%，功耗降低25%-30%，晶体管密度提升15%[7] - 三星电子计划2025年下半年量产2纳米移动芯片（预计为Exynos 2600），初期3纳米工艺良率问题已通过GAA架构经验积累改进[7][8] - 英特尔瞄准2025年下半年量产1.8纳米工艺（18A），逻辑密度184.21 MTr/mm²，专注于性能/功耗优化而非密度最大化[9][12] - 日本企业Rapidus开发2纳米工艺（2HP），逻辑密度达237.31 MTr/mm²，与台积电N2（236.17 MTr/mm²）接近，PDK将于2026年第一季度提供[11][12] 市场需求与行业趋势 - 2纳米节点需求强劲，台积电称其需求已超过3纳米，主要受智能手机和高性能计算应用推动[8] - 台积电当前2纳米良率超60%，市场份额67.6%（2024年Q1），三星良率约40%，市场份额7.7%[8] - 行业竞争加剧，台积电预计2纳米产能将在2024年第四季度满负荷运转，客户包括苹果、高通、联发科、AMD和英特尔[8]

公众号记得加星标⭐️，第一时间看推送不会错过。 如果一台个人电脑的大脑，其价格比一顿晚餐还便宜，会怎么样？1975 年，一群前摩托罗拉工程师 证明了这是可能的，并因此永远改变了计算产业。他们推出的 25 美元 MOS Technology 6502 处理 器，不仅为 Apple II、Commodore PET 和 Atari 2600 提供了动力，其设计理念也至今仍在新一代 精简指令集（RISC）CPU 中回响。 装在 DIP-40 塑料封装中的 MOS 6502。日期代码显示它制造于 1985 年 11 月。图片由 Dirk Oppelt via Wikimedia Commons 授权使用 (CC BY-SA 3.0) 撼动业界的廉价芯片 来源 ：内容来自 allaboutcircuits 。 1975 年 6502 处理器广告。图片由 MOS Technology via Wikimedia Commons 授权使用 (公共领域) 1975 年在 WESCON 展会上，6502 首次亮相，立刻成为了行业传奇。由于场馆内禁止现场销售， Peddle 的团队在附近的一家酒店套房里摆摊，从装满芯片的罐子里以 ...