研究背景与突破 - 比利时微电子研究中心与根特大学在300毫米晶圆上成功堆叠120层硅和硅锗材料 实现三维DRAM制造的关键进展[2] - 通过交替生长硅和硅锗材料层 每层厚度为纳米级 层间存在晶格失配导致的原子间距差异[2] - 采用应变控制技术 通过调整硅锗层中锗含量并添加碳元素缓解应力 同时保持沉积过程温度均匀性[2] 技术工艺特点 - 使用先进外延沉积技术 通过硅烷和锗烷气体在晶圆表面分解形成精确纳米薄层[4] - 严格控制每层厚度 成分和均匀性 微小偏差会导致缺陷在整个堆叠结构中放大[4] - 成功构建120个双层结构 证明垂直扩展可行性 单位面积可容纳数千存储单元[4] 行业应用前景 - 该技术突破将推动3D DRAM发展 使存储芯片在相同占用空间内容纳更多存储单元[4] - 多层结构生长技术可应用于3D晶体管 堆叠逻辑器件及量子计算架构领域[6] - 与栅极环绕场效应晶体管和互补场效应晶体管技术开发形成协同效应 支持电子设备进一步小型化[6] 产业影响 - 三星已将3D DRAM列入发展规划并设立专门研发机构[6] - 该技术突破可能重塑芯片设计方式 实现更密集 更快速 更可靠的存储设备[6]

美国客户需求推动台积电亚利桑那州厂加速扩张 - 苹果、超微、英伟达、博通等美系大厂持续拥抱台积电，要求亚利桑那州厂产能加速建置 [2] - 亚利桑那州第一座厂量产时程从2025年提前至2024年第四季度，采用4纳米制程 [2] - 第二座厂原定2028年量产，目标提前至2027年初期或2026年内量产 [2] - 第三座厂最快2028年前后量产N2和A16制程，较原目标提早至少四个季度 [2] - 英伟达执行长黄仁勋与台积电洽谈下一代Rubin平台生产，已有六种产品设计定案并下单 [2] 先进制程技术布局与客户合作 - 亚利桑那州第二座厂采用3纳米制程，第三座厂采用2纳米和A16制程，第四座厂采用N2和A16制程 [3][5] - 第五座和第六座晶圆厂将采用更先进制程 [3][5] - OpenAI等AI巨头通过博通、迈威尔等美商合作开发埃米级制程 [3] - 英特尔虽获美国政府入股，但自有制程无法满足需求，委外台积电订单持续上升 [3] - 台积电在亚利桑那州规划总投资额高达1650亿美元，兴建六座晶圆厂、两座先进封装厂及研发中心 [5] 美国厂成本结构与盈利能力 - 超微执行长苏姿丰证实台积电美国厂芯片成本比台湾高出逾5%、低于20%，但值得投入 [4] - 台积电将美国厂较高成本转嫁客户，有助缓解毛利率压力 [4] - 亚利桑那州厂2025年上半年认列64.47亿元投资收益，显示已实现盈利 [7] - 美国厂产能利用率高，P1厂每月3万片产能被苹果、超微等客户预订一空 [7] - 海外晶圆厂量产导致毛利率稀释，初期影响每年2%至3%，后期扩大至3%至4% [3][8] 2纳米制程产能规划与市场地位 - 台积电规划在亚利桑那州第二座厂B区提前导入2纳米制程，初期月产能约2万片 [10] - 2纳米量产时程从2028年提前至2027年第四季度 [10] - 台湾2纳米产能未受影响，新竹宝山厂2025年底月产能达3.5-4万片，高雄厂月产能达1万片 [11] - 2纳米家族客户包括超微、苹果、高通、联发科、迈威尔、博通、比特大陆、英特尔等一线大厂 [11] - 台积电在2纳米技术领先竞争对手，良率、产能扩充及生产稳定性优势明显 [11] 日本厂与美国厂运营对比 - 日本熊本厂2025年上半年亏损21.6亿元，主要生产22/28纳米、12/16纳米等成熟制程 [7] - 熊本厂产能利用率仅约5成，受市场未复苏及成熟制程竞争影响 [7][8] - 熊本二厂投产时程可能延后1年半至2029年上半年 [8] - 美国厂盈利关键因素为高产能利用率，日本厂则面临需求不足挑战 [7][8]

行业技术趋势 - AI GPU集群通信需求增长推动光通信技术应用 转向硅光子互连与共封装光学器件(CPO)实现更高传输速率和更低功耗[2] - 铜缆在800Gb/s速度下不实用 服务器到交换机及交换机间链路需光纤连接 因距离延长使铜缆不切实际[4] - 可插拔光模块存在局限性 信号离开ASIC后转换产生严重电损耗 200Gb/s通道损耗达22分贝 每端口功耗增至30W[6] - CPO技术将光转换引擎与交换机ASIC并排嵌入 电气损耗降至4分贝 每端口功耗降至9W 减少故障组件并简化光互连实施[8] - CPO相比可插拔模块功率效率提高3.5倍 信号完整性提高64倍 弹性提高10倍 部署速度提高约30%[8] 公司产品规划 - NVIDIA下一代Quantum-X和Spectrum-X光子互连解决方案2026年上市[2] - Quantum-X InfiniBand交换机2026年初推出 提供115Tb/s吞吐量 支持144个800Gb/s端口 集成ASIC具14.4TFLOPS网络处理能力 采用液冷散热[9] - Spectrum-X Photonics平台2026年下半年推出 基于Spectrum-6 ASIC SN6810提供102.4Tb/s带宽和128个800Gb/s端口 SN6800可扩展至409.6Tb/s带宽和512个800Gb/s端口 采用液冷技术[11] - CPO交换机支持生成式AI应用 减少数千分立组件 提升安装速度、维护便捷性和连接功耗 改善启动时间、首次令牌时间及可靠性[13] - 共封装光学器件成为未来AI数据中心结构性要求 定位为超越竞争对手的关键优势[13] 技术合作与发展 - NVIDIA路线图与台积电COUPE平台紧密相关 分三个阶段发展[2][15] - 台积电第一代COUPE采用SoIC-X封装技术 堆叠65纳米EIC与PIC 具低阻抗和高能效 用于OSFP连接器 数据传输速率达1.6Tb/s[15][18] - 第二代COUPE集成到CoWoS封装 光学器件与交换机共封装 实现6.4Tb/s主板级光互连[2][18] - 第三代COUPE目标集成到处理器封装 传输速率达12.8Tb/s 进一步降低功耗和延迟[2][18]

混合键合技术发展现状 - 混合键合已投入生产多年 成熟工艺使用10µm互连实现稳定良率 可容忍数百纳米套刻偏差 晶圆翘曲度细微差异及与互连高度相当的颗粒尺寸[2] - 当键合工艺扩展到5µm间距时 工艺窗口缩小到两位数纳米公差 颗粒尺寸限制急剧缩小 局部表面形貌需精确控制 轻微热漂移或机械漂移会系统性影响良率[2] - 亚微米混合键合是未来关键技术 优势包括更短堆叠高度和更好导热性 但良率限制显著 任何微小缺陷都可能破坏整个立方体[3] 制造工艺挑战 - 大多数制造商仍在8至6微米范围运营 新一代设备将叠对和缺陷率推向亚微米级所需阈值[3] - 最新一代晶圆键合机套刻精度接近两位数纳米 EV Group对准精度达50纳米 应用相关套刻精度低于100纳米[5] - 当间距小于1µm时 表面处理与对准同等重要 亚2nm金属形貌是实现无空洞键合的严格要求[5] - 边缘碎裂 周边胶带残留及微划痕可能破坏亚微米键合良率 需对整个晶圆进行严格检测[6] - 超薄晶圆处理增加复杂性 控制弓形和翘曲对保持套刻精度至关重要 芯片到晶圆流程中翘曲度低于60µm可实现与厚基板相当良率[6] 表面处理技术 - 表面处理包括清洁 氧化物活化和化学机械平坦化 CMP工艺需去除高点并保持均匀性 过度抛光导致铜特征凹陷 抛光不足留下突起[9] - CMP工艺控制是实现混合键合的关键因素 需监控每片晶圆平面度及缺陷类型 工艺窗口非常狭窄[9] - 表面化学控制与物理平整度同等重要 活化氧化物表面寿命有限 需将活化和键合时间安排在几分钟内[9] - 集成表面测量技术到CMP或清洁设备中 通过在线反馈回路防止缺陷晶圆占用键合产能[9] 热变形与机械控制 - 热膨胀 卡盘变形和夹紧力可能造成亚微米级对准误差 尤其键合热膨胀系数不同材料时[12] - 需在加热 夹紧和冷却每个步骤中考虑变形 常用方法包括最小化温差 试验低温键合工艺及预测性补偿[13] - 机械稳定性至关重要 先进键合设备集成环境隔离和主动平台稳定功能 使用干涉法连续跟踪晶圆位置[13] - 小于5µm间距混合键合一旦变形几乎没有恢复余地 需将热和机械补偿策略直接集成到键合平台中[14] 实时监控与反馈系统 - 现场监控从"锦上添花"变为"关键任务" 需实时测量 分析和校正能力以实现高良率运行[16] - 反馈控制系统在对准传感器 热漂移监测器和键合力计间形成闭环 需在不增加周期时间情况下实施校正[16] - 人工智能辅助反馈兴趣日益浓厚 机器学习模型可预测漂移行为 减少不必要校正[16] - 键合设备集成嵌入式传感器和分析模块 提供更丰富数据集用于持续改进工艺[17] 制造效率优化 - 亚微米混合键合需在满足节拍时间同时不破坏工艺窗口 键合周期增加每秒保证良率但降低产能[19] - 虚拟制造缩小实验范围 通过针对性实验探索工艺空间最有前景区域 反馈回模型聚焦更小区域[20] - 实时校正回路在生产环节生成对准和热数据流 控制器学习参数组合优先选择漂移最小操作点[20] - 吞吐量提升取决于上游工作推送 设备集群将激活到键合间隔控制在几分钟内 CMP实现目标带内金属凹槽 宏观边缘检测防止受损晶圆进入键合队列[21] 设计与制造协同 - 组装设计套件将制造约束转化为可执行设计规则 涵盖几何间距 焊盘位置 叠层公差 热预算及材料组合[23] - ADK采用基于区域规则 因边缘区域可能出现更大套刻偏差 限制晶圆边缘附近关键互连使用[23] - 设计需考虑工艺实际优势 劣势和固有差异 而非强迫工艺适应理想化设计 通过设计键合界面考虑这些因素获得可制造产品[24] - 双向反馈回路将键合后检测数据反馈到ADK 完善未来设计规则 创建闭环生态系统提高设计规则准确性[25] 技术发展前景 - 推动亚微米混合键合需协调整个制造生态系统 支持大批量生产成本实现纳米级对准 无缺陷界面和稳定良率[27] - 需解决设备互操作性挑战 混合供应商流程引入调度和环境变化可能影响结果 材料集成挑战尤其在异构堆叠不同代工厂芯片组合时[27] - 成功关键在于设计 工艺和供应链生态系统融合 率先掌握协同技术的晶圆厂将决定未来十年高性能计算采用速度和竞争格局[27]

美光科技HBM业务进展 - 公司有信心在2025年售罄所有高带宽内存（HBM）芯片库存[2] - 公司正与客户讨论2026年HBM供应问题并取得重大进展[2] HBM技术发展现状 - 12层HBM3E良率提升速度远超8层产品 且出货量已实现超越[3] - HBM3E（第五代）12层产品是AI芯片市场90%份额的主导产品[3] - 下一代HBM4预计将使I/O数量较上一代增加一倍 核心芯片面积扩大[5] - HBM4基础（逻辑）芯片将外包给台积电生产[5] 市场竞争格局 - HBM3E主要供应商为SK海力士和美光科技 三星电子正接受英伟达质量测试[3] - 美光在宣布HBM3E量产时直接提及英伟达作为客户 以此区分竞争对手[3] - 三星计划采用1c节点生产HBM4 而美光采用成熟的1β节点[4][5] - HBM4E（第七代）可能集成GPU逻辑 定制开发将产生高昂费用[4] 产品定价与供应谈判 - HBM4价格预计比12层HBM3E上涨约30% 达到每单位500美元左右[5] - SK海力士与英伟达就2026年HBM供应谈判出现拖延 原计划2025年中期完成[5] - 双方在产量承诺和HBM4定价方面存在分歧难以调和[5] 技术节点差异 - 美光HBM4采用与HBM3E相同的1β节点（第五代10纳米DRAM）[4] - 三星计划在HBM4采用新一代1c节点（第六代10纳米DRAM）[4][5] - 1c节点作为新技术需要额外验证工作[4]

三星电子移动AP采购成本上升 - 三星电子设备体验部门移动AP采购额上半年达7.7899万亿韩元 同比增长29.2% [2] - 移动AP在原材料采购总额占比从17.1%增至19.9% [2] - 高端机型全线采用高通骁龙8 Elite导致成本增加 骁龙本质比Exynos更贵 [2] 高通AP价格上涨与代工成本因素 - 高通要求明年AP供应价格每台提高15美元 达约210美元/台 [4] - 骁龙8 Gen 4预计售价190-200美元 较前代上涨25%-30% [4] - 台积电大幅提高制程价格 推动高通AP成本上升 [3] 三星自研Exynos处理器战略调整 - 下一代Exynos 2600采用2纳米工艺开发 拟用于Galaxy S26系列 [3] - 移动体验部门考虑采用Exynos以降低对外部高价AP的依赖 [3] - 自研芯片可应对AP成本上升趋势 小米及谷歌等厂商同步加大投入 [5] 行业技术发展与需求影响 - 高端智能手机需求受人工智能驱动 骁龙8 Gen 4出货量预计实现高个位数增长 [4] - 台积电N3E工艺成本较高 直接导致高通芯片定价上升 [4] - 智能手机多数零部件规格长期不变 AP与内存成为主要成本变量 [5]

技术突破 - 华为与山东大学合作开发1200V全垂直GaN-on-Si沟槽MOSFET 采用氟注入终端技术 击穿电压从567V提升至1277V [2] - 新型FIT-MOS器件实现3.3V阈值电压 开关比达10^7 比导通电阻低至5.6mΩ·cm² 导通电流密度达8kA/cm² [2][7] - 氟注入终端取代传统台面刻蚀终端 通过固定负电荷形成高电阻区 消除电场拥挤效应 [2][7] 行业背景 - 650V-1200V电压区间成为GaN与SiC竞争焦点 SiC因衬底成本高昂在性价比方面受限 [4] - GaN-on-Si异质外延技术突破为低成本高性能晶体管制造提供可能 [4] - 横向HEMT架构受限于可扩展性 垂直拓扑通过增加漂移层厚度实现kV级阻断能力 [5] 技术细节 - 器件采用N-P-N外延结构 包含20nm n⁺⁺-GaN层/200nm n⁺-GaN源极层/400nm p-GaN通道层/7μm n⁻-GaN漂移层 [14] - 基于6英寸硅衬底 穿通位错密度为3.0×10⁸cm⁻² 阴极发光测量结果为1.4×10⁸cm⁻² [17] - 制造工艺采用三能级氟离子注入(240keV/4×10¹⁴cm⁻²、140keV/2×10¹⁴cm⁻²、80keV/1.2×10¹⁴cm⁻²) [12] 性能对比 - TCAD仿真显示MET结构在400V时台面拐角电场达2.7MV/cm 而FIT结构在1200V时有效抑制电场拥挤 [20] - 相比同类产品 7μm漂移层实现1277V击穿电压 性能媲美需要10μm以上漂移层的GaN-on-GaN器件 [24] - Baliga优值(BFOM)达291MW/cm² 与原生GaN衬底器件相当 [24] 应用前景 - 该技术为kV级电力电子系统发展奠定基础 特别适用于1200V高压应用场景 [7] - 全垂直结构配合导电缓冲层 避免复杂衬底工程工艺 提升制造可行性 [15] - 氟注入终端技术展现垂直GaN沟槽MOSFET在高压系统中的巨大应用潜力 [25]

展会概况 - 第十三届半导体设备与核心部件及材料展（CSEAC 2025）将于2025年9月4日至6日在无锡太湖国际博览中心举办 [2] - 展会规模达6万平方米 设置五大展区 七馆联动 汇聚1130家展商 [2] - 同期举办20+专业论坛 多场圆桌对话 上下游企业对接 新品发布活动 [2] - 30所高校和100多家展商参与校企互动 全面呈现半导体行业最新动态和发展趋势 [2] 主论坛活动 - 中国电子专用设备工业协会半导体设备年会于9月4日14:00-17:45在A4馆举行 [5] - 协会理事长赵晋荣（北方华创董事长）和半导体行业协会理事长陈南翔（长江存储董事长）将发表领导致辞 [6][7] - 中电科电子装备集团总经理王平将探讨后摩尔时代半导体装备创新的机遇和挑战 [8] - 展会期间将全球首映首部"中国芯"AI影片 展现人工智能对半导体产业的重塑作用 [9] 专题技术论坛 - 制造工艺与半导体设备产业链联动发展论坛涵盖AI浪潮下CPO机遇挑战、先进制程颗粒检测设备开发、AI算力需求晶片热传材料方案等议题 [11] - 功率及化合物半导体论坛讨论功率半导体融合与集成技术、第三代半导体装备创新、CoolSiC™ MOSFET创新设计等主题 [21][22][24] - 全球半导体产业链合作论坛聚焦区域产业合作、晶圆混合键合工艺测量技术、先进封装材料解决方案 [25][26] - 新器件新工艺论坛推动新材料新设备创新发展 探讨半导体工艺与设备材料的协同发展 [36][37] 前沿技术聚焦 - 光电合封CPO及异质异构集成技术论坛讨论AI驱动产业转型、2.5D/3D先进封装技术发展趋势 [31][33] - 光芯片产业链论坛分析硅光芯片市场及制造展望 [34][35] - 半导体量测与测试装备论坛展示白光共焦形貌测量技术、12寸无图形颗粒检测设备、国产明场纳米图形缺陷检测设备 [40][43] - 超薄薄膜技术、微波等离子体废气处理技术等先进工艺设备方案被重点讨论 [30] 产业生态建设 - 半导体设备与核心部件投融资论坛探讨中国半导体设备平台化重要性及设备整合方案 [44][45] - 绿色厂务与ESG发展论坛关注工业再生水制备超纯水技术、永磁泵高效应用、能源数智化管理、直流风机墙低碳解决方案 [47][48] - 太阳能电池制造装备论坛分析光伏电池装备发展现状及新一代高效电池设备技术进展 [48][50] - 风米人力行活动组织高校成果展、人才对接会和企业宣讲会 北方华创、中微公司、新凯来等企业开展招聘 [51][52] 产学研合作 - 30所高校参与展会互动 包括浙江大学、华中科技大学、南开大学等知名院校 [2][53] - 高校科研成果展汇聚National Research University of Electronic Technology、浙江大学杭州国际科创中心、中科院合肥智能机械研究所等16家科研机构 [53] - 半导体设备仪器赋能科研教学发展论坛由北京航空航天大学、中科院上海光机所、华南师范大学等机构专家分享原子级制造检测、强场激光物理、超分辨显微术等前沿技术 [20]

AI训练ASIC市场增长前景 - AI训练ASIC市场正快速扩张 2024-2026年ASIC芯片出货量复合年增长率预计达70% [2] - 2024年AI训练用ASIC出货量将增长超20% 达到500万颗 在AI服务器中GPU与ASIC出货比例将从62:38演变为2026年的60:40 [2] - 自研ASIC加速器可降低能耗和供应链成本 减少对英伟达依赖 同时通过技术创新建立市场壁垒 [2] 美系CSP厂商ASIC部署计划 - AWS将于下半年推出采用Trainium 2/2.5的Teton 2机柜 推动其ASIC芯片出货量增长超过40% 主要组装厂纬颖和供应链纬创将受益 [3] - Meta计划自下半年起量产采用自家MTIA芯片的Minerva机柜 主要组装商包括Celestica和广达 [3] ASIC与GPU竞争格局分析 - ASIC是为特定应用定制的芯片 而英伟达GPU是通用处理器 博通预计2027年ASIC芯片销售额将达到600-900亿美元 [4] - 《华尔街日报》认为AI芯片市场非零和游戏 ASIC与GPU可共存并共享AI产业增长 [4] - 摩根士丹利预计AI ASIC芯片市场将从2024年120亿美元增长至2027年300亿美元 年均复合增长率34% [6] 技术性能比较优势 - Amazon的Trainium芯片在推理任务中成本比英伟达H100 GPU低30%-40% [7] - Google的TPU v6在能源效率上比前代提升67% [7] - ASIC在特定应用中具有成本和能效优势 但GPU在通用性和适应性方面更具弹性 [8] 英伟达战略定位 - 公司CEO黄仁勋承认ASIC存在价值 但强调其缺乏灵活性 无法适应快速变化的AI工作负载 [8] - 英伟达核心优势在于GPU的通用性和软件生态系统 平台策略使其能够适应多种AI应用场景 [9][10] - 公司认为AI模型快速迭代需要通用计算设备 GPU的矩阵运算和编程能力具有不可替代性 [8]

大会基本信息 - 第三届集成芯片和芯粒大会将于2025年10月10日至13日在武汉举行[2][3] - 大会主题为"设计封装协同，共筑芯未来"，聚焦集成芯片与芯粒技术的前沿进展与未来趋势[3] - 主办方包括武汉大学、中国科学院计算技术研究所和复旦大学[2][3] 行业背景与重要性 - 集成芯片与芯粒技术已广泛应用于电子设备、通信系统、人工智能等领域，成为推动产业创新与变革的重要引擎[3] - 在信息时代算力需求持续攀升的背景下，该技术致力于发展出一条不完全依赖尺寸微缩的性能提升新路径[3] - 2023年国家自然科学基金委员会支持实施了集成芯片前沿技术科学基础重大研究计划，聚焦芯粒规模和种类大幅提升后的全新问题[3] 大会组织与参与 - 大会主席由中国科学院计算技术研究所孙凝晖研究员和复旦大学刘明教授担任，执行主席由武汉大学刘胜教授担任[3] - 大会将通过主题演讲、专家圆桌论坛、黑科技发布会、技术论坛、开源社区大赛等形式深入讨论行业焦点议题[3][4] - 与会者将有机会深入了解行业最新研究成果与实践案例，探索技术合作的广阔前景[4] 注册费用与方式 - 学生早鸟注册费用为¥800（2025年9月20日前），正常注册费用为¥1,000[7] - 非学生早鸟注册费用为¥1,600，正常注册费用为¥2,000[7] - 注册方式包括扫描二维码或登录会议官方网站(https://2025.iccconf.cn/)完成注册缴费流程[7] 大会附加服务 - 大会为合作伙伴提供全方位的品牌推广与资源整合服务，通过定制化权益方案助力企业实现技术展示、市场拓展与行业合作的多重目标[11]