交易终止公告 - 芯原微电子于2025年12月11日公告，终止发行股份及支付现金购买芯来智融（芯来科技）97.0070%股权的重大资产重组交易 [2] - 终止原因是标的公司管理层及交易对方提出的核心诉求与市场环境、政策要求及公司和全体股东利益存在偏差 [3] - 公司表示交易终止不会对正常业务和生产经营造成不利影响，未来将继续强化在RISC-V领域的布局 [3] 原收购方案回顾 - 2024年9月11日，芯原股份披露收购预案，拟收购芯来科技97.0070%股权，交易完成后芯来科技将成为其全资子公司 [5] - 收购资产发行股份价格为106.66元/股，为定价基准日前20个交易日公司股票均价的81.11% [5] - 募集配套资金拟用于支付现金对价、中介费用、补充流动资金等 [5] 标的公司（芯来科技）概况 - 芯来科技成立于2018年，主营业务为RISC-V IP设计、授权与服务 [5] - 公司拥有员工111人，研发团队占比75.68%，已累计开发超过70款IP产品，包括20多款RISC-V IP [6] - 全球已授权客户超300家，相关芯片累计出货量达数亿颗，是国内客户规模最大的RISC-V IP供应商之一 [6] - 2023年7月成为全球首家通过ISO 26262 ASIL-D级别汽车功能安全认证的RISC-V IP公司 [6] - 其RISC-V IP授权服务毛利率超过90%，剔除股份支付影响已接近盈亏平衡 [6] 公司在RISC-V领域的长期布局 - 公司作为中国RISC-V产业联盟首任理事长单位，已积极布局RISC-V行业超过七年 [4] - 公司与联盟共同主办的滴水湖中国RISC-V产业论坛已成功召开四届，累计推广了40多款国产RISC-V芯片新品 [4] - 2024年9月，公司联合芯来科技等发起成立上海开放处理器产业创新中心，专注于推动RISC-V等开放指令集架构的研发与产业化 [7] - 2025年7月，公司协助该中心在上海举办第五届“RISC-V中国峰会”，汇聚来自17个国家的数百家企业及机构参会 [7] 公司现有RISC-V业务与合作 - 截至2025年6月末，公司的半导体IP已获得RISC-V主要芯片供应商的10余款芯片采用 [8] - 公司已为20家客户的23款RISC-V芯片提供一站式芯片定制服务，项目正陆续进入量产 [8] - 公司基于RISC-V核推出了多个芯片设计平台及硬件开发板，正逐步获得客户采用 [8] - 公司表示将继续扩大与多家RISC-V IP核供应商的合作 [3] 原交易的战略意义 - 收购旨在为公司补足CPU IP，构建全栈式异构计算IP平台，提升竞争力与客户黏性 [8] - 交易将使公司能为客户定制AI ASIC时，灵活采用RISC-V CPU，打造更具差异化和市场竞争力的芯片解决方案 [9] - 整合芯来科技的RISC-V IP旨在加速RISC-V规模化落地，发挥IP协同效应，提升技术壁垒与市场影响力 [9]

文章核心观点 定制化AI芯片市场在2024年底至2025年初经历爆发，AI计算架构的核心从算力峰值转向“规模化扩展能力”和“算力互联效率”[2] 行业正经历从单点技术创新到生态系统全面竞争的演变，博通和Marvell的财报揭示了这一技术与市场变迁[2][6] 市场规模与行业趋势 - 到2030年，规模化扩展交换机市场有望接近60亿美元，配套的光互联器件市场将突破100亿美元[2] - AI基础设施建设从单机柜演进到多机柜规模化扩展架构，推动高速互联、光子技术、先进封装等产业链技术跃迁[2] - 云服务商的资本开支预期增长率从年初的18%飙升至30%以上[2] 公司财务表现与展望 博通 - 2025财年全年营收640亿美元，同比增长24%；AI业务营收200亿美元，同比激增65%；半导体业务营收创370亿美元历史新高[4] - 第四季度总营收180亿美元，同比增长28%，其中AI芯片业务达65亿美元，11个季度实现超10倍增长[4] - AI相关在手订单总额超730亿美元，占合并订单积压总量近一半，将在未来18个月内交付[4] - 预计2026财年第一季度合并营收达191亿美元，同比增长28%；AI业务营收将同比翻倍至82亿美元[5] Marvell - 2026财年第三季度营收创20.75亿美元历史新高，同比增长37%；数据中心业务营收15.2亿美元，同比增长38%，占总营收73%[5] - 预计2027财年数据中心业务营收同比增幅将超25%，营收有望冲击100亿美元关口；2028财年增速将反弹至40%[5] - 从2023年到2028年，数据中心业务的复合增长率将达到50%[6] 定制化XPU业务 - 客户选择自研XPU的根本原因在于硬件优化能实现远超软件调优的性能提升[8] - 市场出现分化：谷歌TPU对外提供云服务，而博通的第四、第五家XPU客户选择闭环自研路线[8] - 博通在第三季度斩获第五家XPU客户，订单金额10亿美元；第四家客户追加订单110亿美元，首批订单100亿美元[9] - Marvell披露了18个XPU及XPO互联场景的设计订单，对应750亿美元总市场机遇，新增订单生命周期营收潜力占10%以上[9][10] 高速互联技术 - 到2030年，规模化扩展交换机独立市场规模近60亿美元，配套光互联器件市场规模同样达60亿美元量级，整体市场突破100亿美元[12] - 博通的AI交换机订单积压金额突破100亿美元，核心产品是支持102太比特/秒的Tomahawk 6交换机[12] - Marvell预计本财年数据中心交换机业务营收突破3亿美元，下一财年预期上调至突破5亿美元[13] - Marvell正加速下一代规模化扩展交换机研发，计划2027财年下半年推出UALink 115T与57T解决方案样品，2028财年量产[14] 光子互联技术 - Marvell收购Celestial AI，其光子互联平台功耗效率是铜基互联的两倍以上，传输距离与带宽更优，热稳定性是其核心竞争优势[18] - Celestial AI的首款产品是光子互联芯粒，单颗芯粒提供高达16太比特/秒带宽，是主流1.6T端口容量的10倍[19] - Celestial AI已赢得全球头部超大规模云服务商重大设计订单，计划在其下一代规模化扩展架构中部署PF芯粒[19] - Marvell预计Celestial AI从2028财年下半年开始贡献营收，2028财年第四季度年化营收达5亿美元，2029财年第四季度翻倍至10亿美元[20] CXL技术 - CXL协议正成为突破AI系统“内存墙”瓶颈的关键[22] - Marvell在两家美国头部超大规模云服务商处赢得5个独特CXL应用场景订单，首款定制化CXL产品已开始出货[23] - CXL技术通过高速互联实现内存池化和扩展，能显著提升系统整体性能[23] - 预计到2029财年，Marvell在智能网卡与CXL两大场景的营收将突破20亿美元[24] 整机柜销售模式 - 博通选择以整机柜为单位交付AI系统，并对系统运行稳定性进行全面认证[9][26] - 第四家客户的首批订单达100亿美元，追加订单110亿美元，采用整机柜交付模式[9][26] - 整机柜模式提升了单客户营收规模和客户粘性，但会因采购非自研组件对毛利率产生下行压力[26] - 该业务的长期营收规模取决于客户未来对算力的需求强度[27] 供应链与先进制程 - 定制化加速器普遍采用多芯片集成，先进封装技术成为关键瓶颈，博通在新加坡建设先进封装工厂以保障供应链安全[29] - 博通主要依赖台积电的3纳米和2纳米制程工艺[29] - Marvell正积极推进多个2纳米制程项目，该工艺将成为未来主力制程技术，其功耗优势能为客户节省可观运营成本[30] 产业竞争生态演变 - AI芯片产业竞争正从单点技术创新演变为生态系统全面竞争[32] - 博通的优势在于深度垂直整合能力，提供从芯片到系统的完整解决方案[32] - Marvell的优势体现在技术平台的广度和开放性，拥有业界最全面的数据中心产品组合[33] - 两家公司都强调与生态合作伙伴的紧密协作，形成了强大的生态网络[33] 未来展望 - 定制化XPU市场进入快速增长期：博通预计2026财年AI业务营收超300亿美元；Marvell预计2028财年定制化业务营收翻倍，数据中心业务增速达40%[35] - 光子互联技术将迎来商业化拐点，规模化扩展架构将成为主流[35] - 先进制程从3纳米向2纳米快速演进，预计2028财年将有多款2纳米产品量产[35][36] - 产业整合将持续深化，通过并购整合快速补强技术短板将成为重要发展路径[36]

文章核心观点 - 一个由美国多所顶尖大学与Skywater晶圆代工厂合作的团队，成功制造出首颗单片3D芯片，该芯片通过垂直堆叠架构实现了远超传统二维芯片的性能，为解决人工智能硬件面临的内存瓶颈和小型化瓶颈提供了新路径，并有望开启美国国内半导体创新的新时代 [2][3][7] 技术突破与架构创新 - 芯片采用创新的垂直多层架构，关键组件如摩天大楼楼层般向上堆叠，垂直布线如同高速电梯，实现了快速、海量的数据传输 [2] - 该设计突破了传统扁平二维芯片的“内存墙”瓶颈，即计算速度远超数据传输速度导致系统等待的问题 [4] - 与大多数通过堆叠独立芯片实现的3D芯片不同，该芯片采用“单片式”连续工艺，将每一层直接叠加在前一层之上，实现了更高密度的层间连接 [6] - 单片工艺使用的温度足够低，不会损坏下层电路，使得元件堆叠更紧密，连接密度创下纪录 [6] 性能表现与潜力 - 早期硬件测试表明，该原型芯片的性能比同类二维芯片高出约四倍 [7] - 对具有更多堆叠层的未来版本进行模拟显示，在源自Meta开源LLaMA模型的实际人工智能工作负载上，性能提升高达12倍 [7] - 该设计为将能量延迟积（EDP）——平衡速度和能效的关键指标——提升100到1000倍开辟了切实可行的途径 [7] - 通过大幅缩短数据传输距离并增加垂直路径，芯片可同时实现更高吞吐量和更低单次操作能耗 [7] 制造与产业意义 - 整个制造过程完全在美国本土的商业硅晶圆厂Skywater完成，证明了前沿学术概念可转化为国内大规模生产的产品 [6] - 此项工作为美国国内硬件创新新时代奠定了蓝图，使美国能够设计和制造最先进的芯片 [7] - 向垂直单片3D集成的转变需要新一代精通相关技术的工程师，通过合作与资金支持，学生和研究人员正在接受培训以推动美国半导体创新 [7] - 此类突破不仅关乎性能，更关乎能力，能够制造先进3D芯片将有助于更快地创新、响应并塑造人工智能硬件的未来 [8]

甲骨文出售Ampere股份的战略转向 - 甲骨文董事长拉里·埃里森表示，公司出售了其在芯片设计公司Ampere Computing的股份，原因是其认为“不再认为继续在我们的云数据中心设计、制造和使用我们自己的芯片具有战略意义” [2] - 此次出售为甲骨文带来了27亿美元的税前收益，截至2024年5月，甲骨文持有Ampere 29%的股份 [2] - 软银集团上个月以65亿美元的全现金交易收购了Ampere，以增强其人工智能能力 [2] 与竞争对手战略的差异 - 甲骨文的做法与微软、亚马逊网络服务和谷歌等超大规模竞争对手形成鲜明对比，后者一直在开发自己的芯片以满足AI需求并降低成本 [3] - 甲骨文此前持有Ampere的少数股权，Ampere除了为甲骨文生产处理器外，也为其他公司生产Arm兼容的CPU，而竞争对手则雇佣专门团队开发内部使用的处理器 [2] Ampere的业务发展与渠道策略 - Ampere在过去几年一直试图通过渠道合作伙伴建立销售业务，但其首席产品官在5月份承认，渠道业务在销售额中所占比例并不大 [3] - Ampere推出了新的系统构建者计划，旨在通过汇集多家IT基础设施供应商来加快服务器平台开发，为AI和云计算创造更大灵活性并降低成本 [3] 甲骨文未来的芯片战略 - 出售Ampere股份后，甲骨文致力于“芯片中立政策”，与所有CPU和GPU供应商密切合作 [3] - 甲骨文首席技术官表示，公司将继续从英伟达采购最新GPU，但需要做好准备部署客户想要的任何芯片，以保持敏捷应对AI技术变化 [4] - 甲骨文在10月宣布与AMD达成协议，将推出由AMD Instinct MI450 GPU驱动的“首个面向公众开放的AI超级集群”，预计明年第三季度首次部署，初期使用5万块GPU [5] 行业竞争格局的变化 - 高通计划重返服务器CPU市场，并在未来两年内分别推出两款人工智能加速芯片 [5] - 谷歌可能撼动市场格局，据报道正在探索将其TPU部署到客户（包括甲骨文的主要客户Meta）的数据中心 [5]

文章核心观点 - 麻省理工学院等机构的研究团队开发了一种新型芯片制造方法，通过在已完成芯片的后端互连层上堆叠额外的晶体管和存储单元，有望大幅提升芯片的晶体管密度和能源效率，为延续摩尔定律提供了新的技术路径 [2][3][4] 技术原理与创新 - 传统CMOS芯片制造中，前端（晶体管层）与后端（金属互连层）分开制造，后端堆叠有源器件的高温会破坏前端 [2][5] - 研究团队创新性地在芯片后端互连层上，使用非晶氧化铟作为沟道材料，在仅约150摄氏度的低温下“生长”出仅约2纳米厚的额外晶体管层，避免了前端受损 [2][5][6] - 该团队还通过添加一层铁电氧化铪锆材料，在后端制造出了集成的存储单元 [3][5][6] 性能优势与潜力 - 新方法制造的晶体管尺寸极小，其中集成存储器件的后端晶体管尺寸仅约20纳米 [6] - 这些存储晶体管的开关速度极快，达到10纳秒（为测量仪器极限），且所需电压更低，从而降低了功耗 [6] - 该技术通过将计算（晶体管）与存储单元集成在紧凑结构中，缩短了数据传输距离，可减少能源浪费并提高计算速度，尤其适用于生成式AI、深度学习等高能耗计算任务 [4][5] 行业影响与未来展望 - 该技术若与传统的芯片堆叠技术结合，有望大幅突破晶体管密度的极限 [3] - 研究表明，通过在后端平台集成多功能电子层，可以在非常小的设备中实现高能效和多种功能，为未来芯片架构开辟新道路 [4][7] - 这项研究由麻省理工学院、滑铁卢大学和三星电子的研究人员共同完成，并获得了半导体研究公司和英特尔的资助 [5][7]

文章核心观点 - 2025年第三季度全球外部企业存储系统市场整体增长缓慢，但市场内部呈现显著分化，增长主要由全闪存阵列驱动，特别是中端价位产品[2] - 人工智能应用在企业数据中心的渗透预计将推动对闪存存储的长期需求增长[5] 2025年第三季度全球外部企业存储系统市场整体表现 - 2025年第三季度全球外部OEM企业存储系统市场总收入为79.7058亿美元，同比增长2.1%[2] - 前五大供应商合计占据56.5%的市场份额[2] 主要供应商市场份额与收入表现 - **戴尔**：市场份额22.7%，排名第一，第三季度收入18.1291亿美元，同比下降4.9%[2] - **华为**：市场份额12.0%，排名第二，第三季度收入9.5302亿美元，同比增长9.5%，增速超过市场平均水平，在中国市场表现出色[2] - **NetApp**：市场份额9.4%，排名第三，第三季度收入7.5016亿美元，同比增长2.8%，增长主要得益于全闪存阵列销售[2] - **Pure Storage**：市场份额6.8%，排名第四，第三季度收入5.3922亿美元，同比增长15.5%，是前五大厂商中增速最快的[2] - **慧与**：市场份额5.6%，排名第五，第三季度收入4.5023亿美元，同比下降7.5%[2] 按存储介质类型划分的市场表现 - **全闪存阵列**：在2024年第三季度至2025年第三季度期间，同比增长17.6%，是增长最快的细分市场[2] - **混合闪存阵列**：同期同比下降9.8%[2] - **磁盘驱动器阵列**：同期同比下降6.3%[3] 按产品价格区间划分的市场表现 - **入门级市场**（平均售价低于25,000美元）：同比下降8.0%[7] - **中端市场**（平均售价25,000美元至250,000美元）：同比增长8.1%，是增长最快的价格区间[7] - **高端市场**（平均售价高于250,000美元）：同比下降9.0%[7] 按地理区域划分的市场表现 - **日本**：同比增长14.4%[7] - **加拿大**：同比增长12.6%[7] - **欧洲、中东和非洲地区**：同比增长10.5%[7] - **中国**：同比增长9.5%[7] - **除日本和中国以外的亚太地区**：同比增长8.6%[7] - **拉丁美洲**：同比下降0.9%[7] - **美国**：同比下降9.9%，主要归因于OEM市场表现疲软[5][7] 行业长期驱动因素 - 人工智能应用和人工智能模型在企业数据中心的渗透将增加对更专用、更高效的企业存储系统的需求[5] - 为支持人工智能相关的训练和推理项目，对闪存存储的需求预计将持续增长[5]

文章核心观点 - 初创公司PowerLattice通过技术创新，开发出微型高压稳压器芯片，旨在解决数据中心GPU因电力输送效率低下导致的过高能耗问题，其技术有望将功耗降低高达50%，并使每瓦性能提高一倍 [2] 电力输送的萎缩与转移 - 传统AI芯片供电系统存在显著能量损耗：电网交流电需经多次转换，最终为GPU提供约1伏的低压直流电，高电流在流经较长距离时会产生与电流平方成正比的热量损耗 [4] - 降低损耗的关键在于缩短高电流的传输距离，将电压转换过程尽可能靠近处理器 [4] - 人工智能数据中心能耗不断增长，电力输送效率低下已成为一个阻碍发展的问题 [4] PowerLattice的技术解决方案 - 技术核心是微型供电芯片：将电压转换点从距处理器几厘米处移至封装内部几毫米处 [5] - 芯片高度集成：将电感器、电压控制电路和软件可编程逻辑集成到一个面积仅为铅笔橡皮擦两倍大小的集成电路中，厚度仅约100微米（相当于一根头发丝），面积不到当前电压调节器的二十分之一 [5][6] - 解决了微型化电感器的性能挑战：采用特殊磁性合金制造电感器，使其工作频率比传统方案高出百倍，从而允许使用电感值更低、用料更少的电感器，同时在高频下保持良好磁性 [6] - 技术具有高度可配置性和可扩展性：客户可根据架构需求，灵活使用多个或更少的芯片组来实现解决方案 [6] 技术宣称的效益与业内观点 - 公司声称其芯片组技术可为运营商降低高达50%的电力需求，从而有效提升性能 [7] - 业内专家（加州大学圣地亚哥分校的Hanh-Phuc Le）认为50%的节能目标可能过于乐观，实现此目标需要能够直接控制处理器负载并进行动态电压和频率调节，而PowerLattice目前尚不具备此能力 [7] 市场前景与竞争环境 - 产品进度：PowerLattice正在进行可靠性和验证测试，预计首款产品将在两年后向客户发布 [9] - 面临强大竞争对手：例如英特尔正在开发全集成电压调节器以解决类似问题，但PowerLattice认为其市场定位与英特尔有很大不同 [9] - 市场准入壁垒变化：过去处理器厂商常将电源管理芯片与处理器捆绑销售以保证系统可靠性，但现在出现芯片组实现和异构集成趋势，客户更倾向于混合搭配不同公司的组件以实现系统优化 [9] - 市场机会：在构建处理器和AI基础设施方面，众多初创公司存在大量电力需求，这为PowerLattice等公司提供了与大型公司竞争或合作的机会 [10]

文章核心观点 - 小米集团联合合作伙伴的论文入选IEDM 2025，率先报道了应用于移动终端的高效率低压硅基氮化镓射频功率放大器，标志着GaN HEMT技术在移动通信领域实现历史性突破，并获得国际顶尖学术平台认可 [1] - 该成果源于公司对底层核心技术的大规模投入，是其致力于成为全球新一代硬核科技领导者的例证 [1] IEDM会议背景与意义 - IEDM是全球半导体与电子器件领域最具权威和影响力的顶级会议之一，被誉为“电子器件突破性技术的风向标”和“器件的奥林匹克盛会” [3] - 会议始于1955年，是报告半导体和电子器件关键技术突破的世界顶级论坛，也是国际著名高校、研发机构和头部公司发布先进技术的重要窗口 [3] - 本届会议主题为“场效应晶体管的百年历史：塑造器件创新的未来”，于2025年12月6日至10日召开 [3] 论文与团队信息 - 入选论文题目为《First Integration of GaN Low-Voltage PA MMIC into Mobile Handsets with Superior Efficiency Over 50%》 [5] - 该工作由小米手机射频团队主导完成，器件组孙跃博士为项目负责人 [6] 研究背景与技术挑战 - 在5G/5G-Advanced向6G演进阶段，手机射频前端面临超高效率、超宽带、超薄化与小型化的多重挑战 [8] - 作为核心组件，功率放大器的性能直接决定终端通信系统的能效、频谱利用率与信号覆盖能力 [8] - 目前主流手机功率放大器采用商用二十余年的砷化镓工艺，但其在电子迁移率、热导率等方面的物理限制日益凸显，关键指标逐渐逼近理论极限，难以满足未来通信对更高功率、更低能耗与更紧凑尺寸的需求 [8] - 氮化镓宽禁带半导体材料被视为突破当前射频功放性能瓶颈的重要技术方向 [8] - 传统GaN器件主要面向通信基站设计，需在28V/48V高压下工作，无法与手机终端低压供电系统兼容，这是其在移动设备中规模化应用的关键障碍 [9] 研究方法与技术方案 - 研究聚焦于硅基氮化镓技术路线，通过电路设计与半导体工艺的协同创新，开发出面向手机低压应用场景的射频GaN HEMT技术 [9] - 在外延结构方面，通过实施原位衬底表面预处理和精确调控的AlN成核层工艺，抑制界面反应与晶体缺陷，有效降低射频损耗，使其射频性能逼近当前先进的SiC基GaN器件水平 [11] - 通过开发高质量再生长欧姆接触新工艺，实现了极低的接触电阻与均匀一致的方块电阻，为提升器件性能奠定工艺基础 [11] - 针对耗尽型HEMT的常开特性，设计了专用的栅极负压供电架构，通过精确的负压偏置与缓启动电路确保稳定可靠 [12] - 在模组集成层面，通过多芯片协同设计与封装技术，实现了GaN HEMT功放芯片与Si CMOS电源管理芯片在模组内的高密度封装集成 [12] 研究成果与性能数据 - 该晶体管在10V工作电压下，实现了功率附加效率突破80%、输出功率密度达2.84 W/mm的卓越性能 [15] - 相较于传统GaAs基功率放大器，在保持相当线性的同时，展现出显著的性能优势，实现了比上一代更高的功率附加效率，并兼顾了线性度和功率等级要求 [16] - 具体性能数据对比：在1.8GHz频率、10V工作电压下，输出功率为40.9 dBm，功率附加效率为52.1%，增益为44.0 dB，ACPR为-33.6 dBc，相对带宽为22.2% [17] - 对比文献中一款工作在1.85-1.91GHz、3.4V电压的GaAs HBT产品，其典型功率附加效率为41%，增益为26-31 dB，相对带宽仅为3.2% [17] 未来展望与产业意义 - 该成果标志着低压硅基氮化镓射频技术从器件研发成功跨越至系统级应用，不仅从学术层面验证了可行性，更在产业层面彰显了其在新一代高效移动通信终端中的巨大潜力 [19] - 公司将持续深化与产业链的协同创新，推动该技术向更复杂的通信场景拓展，加速其在移动终端领域的规模化商用进程 [19] - 公司未来将更加坚定走科技创新道路，推动更多前沿技术从实验室走向规模化落地 [19]

文章核心观点 文章核心观点是：Chiplet（芯粒）与传统的软IP（知识产权）在概念上虽有相似之处，但两者在集成、设计、制造、测试、供应链、安全性和商业模式等方面存在根本性差异。Chiplet市场的发展需要解决一系列软IP所不具备的独特挑战，包括物理集成、接口标准、形状匹配、热管理、安全架构和持续供应等。尽管Chiplet代表了IP复用的新阶段，但它不会取代软IP，两者将在未来的芯片设计中并存并融合[2][29]。 Chiplet与软IP的核心差异 - **设计集成层面不同**：软IP是在逻辑层面集成的工具，而Chiplet则将集成挑战转移到了物理和系统层面，涉及封装层面的物理连接[2][24] - **功能可定制性差异**：软IP具有高度可配置性，设计工具可以自动剔除不需要的逻辑功能；而Chiplet的功能通常是固定的，任何未使用的功能仍会占据硅片面积并增加成本[5][6] - **交付物与可见性**：软IP以RTL代码或模型形式交付，提供一定透明度；Chiplet则是预先构建好的硅片“黑盒”，设计人员只能获得抽象的时序、功耗和散热模型[5][26] Chiplet带来的物理与系统层挑战 - **形状与布局难题**：Chiplet呈矩形且尚无形状标准，难以确保在有限封装空间内实现引脚短距离连接，不匹配的布局会导致信号线过长和偏移问题[12][15] - **接口匹配与协议一致性**：即使物理接口对齐，若通道方向相反也可能无法匹配，需要支持线路反转的D2D接口；所有Chiplet必须在交互协议、地址映射、控制机制和处理中断方式上达成一致[16][32] - **热管理与物理应力**：每个Chiplet都会产生热量，集成商需要热模型来验证封装散热，且不能干扰其他组件（如HBM）；大型中介层易翘曲，需进行平面度分析以确保可靠性[24] 启动、安全与测试的复杂性 - **系统启动协调**：多Chiplet系统需要分层启动架构，一个主Chiplet协调其他组件的启动和上电顺序，对于包含大量Chiplet的系统，必须采用类似H3的分层并行触发方法[11] - **安全架构划分**：Chiplet系统的攻击面更大，需要可信的供应链验证和硬件认证框架；安全资源（如信任根RoT）需在封装或系统级别协调，通常指定一个Chiplet作为信任根[18][19] - **测试与可访问性挑战**：Chiplet由供应商独立测试，但集成商需要测试向量并关注测试覆盖率；内置自测试（BiST）有望更广泛应用；3D堆叠使测试访问更困难，需确保测试向量能在协议栈中传递[20][22][27] 供应链、经济模型与市场生态 - **供应链与持续供应**：Chiplet供应链更接近传统芯片，与工艺节点和代工厂紧密绑定，增加了对供应商的依赖；购买方需在产品的整个生命周期内确保Chiplet的持续供应，并验证其真伪[22] - **经济性考量**：为不同应用创建不同配置的Chiplet家族需要单独的掩膜集，这会显著增加成本，而软IP则没有此类成本[9] - **市场生态与共存**：Chiplet市场将包含定制和现成（商用）两种类型；未来许多IP模块（如CPU、GPU、NPU集群）将成为现成Chiplet，但软IP仍将发挥重要作用，许多设计方案将融合两者[2][4][29]

台积电CFET技术新进展 - 在IEDM 2025上，台积电首次证实了采用互补场效应晶体管（CFET）技术的集成电路成功运行，标志着其开发从器件级优化迈向电路级集成[2] - 台积电宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小的6T SRAM位单元，该单元同时提供高密度和高电流设计[2] - 通过引入新的集成特性，台积电将CFET的栅极间距缩小至48nm以下，并采用了纳米片切割隔离技术以及在SRAM位单元内采用对接接触互连技术[2] CFET技术原理与优势 - CFET通过垂直堆叠n沟道和p沟道FET来提高晶体管密度，理论上与当前最先进的纳米片FET相比，晶体管密度可提高近一倍[4] - 台积电高管表示，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，极有可能继续推动摩尔定律的扩展[5] - 该技术是延续摩尔定律的关键路径，旨在为器件的持续微缩开辟道路[21] 具体电路原型性能 - **环形振荡器**：台积电制作了包含800到1000个晶体管的101级环形振荡器原型，工作电压范围为0.5V至0.95V，振荡频率随电压升高而增大[9] - **SRAM单元**：制作了高密度型和高电流型两种6T SRAM单元原型[11] - 高密度型单元的面积比采用几乎相同设计规则的纳米片FET单元小30%[11] - 若采用CFET技术，高密度型单元的面积比高电流型小20%[11] - 高电流型单元的读取电流是高密度型的1.7倍[11] - 高密度型SRAM原型在0.75V工作电压下，读取静态噪声容限为135mV，读取电流为17.5μA，写入容限为265mV，参数仍有优化空间[11] 行业竞争格局 - **英特尔**：是三家中最早展示CFET的厂商，在2020年IEDM发布了早期版本，其采用背面供电技术简化电路，实现了60纳米的接触多晶硅间距反相器[17] - **三星**：展示了48纳米和45纳米接触式多晶硅间距的CFET器件，通过新型干法刻蚀工艺将合格器件良率提高了80%，并在IEDM 2024上与IBM联合展示了采用阶梯式沟道设计的“单片堆叠式场效应晶体管”[18][19] - 三星与英特尔均采用了从硅片下方接触器件底部的方式来节省空间[18] 技术发展路径与挑战 - 行业研究机构imec预计，到2032年左右，CFET器件架构将超越1纳米节点[22] - 在CFET时代到来前，业界可能经历三代纳米片架构以及由此带来的CMOS元件尺寸缩小停滞的问题，这将迫使设计人员采用芯粒和先进封装等变通方案[21] - CFET技术实现实际应用的目标时间是2030年代，目前开发的集成电路仍处于非常初级的阶段[12] - 技术挑战包括：为CFET结构供电的难题、因结构更高导致的制造工艺挑战，以及可能带来的工艺复杂性和成本增加[24] - 克服挑战需选择能降低工艺复杂性的集成方案，并尽早开展EDA/流程工具开发[24] 其他相关技术进展 - 台积电在二维沟道材料晶体管方面取得进展，首次展示了在类似N2技术的堆叠纳米片结构中使用单层沟道晶体管的电性能，并开发了工作电压为1V的反相器[13] - 台积电计划开发新的互连技术以提升性能，包括采用新的过孔方案降低电阻和电容，研发新的铜阻挡层，以及研究具有气隙的新型金属材料和插层石墨烯[15]